基于Nios II的動爆沖擊波記錄儀設計

劉雪飛 ，馬鐵華 ，王俊峰 ，尤文斌 ，崔 敏

（1.中北大學 電子測試技術國家重點實驗室，太原030051；2.中北大學 儀器科學與動態測試教育部重點實驗室，太原030051）

隨著航天科技的發展及未來戰爭精確打擊的需求，能夠準確測試動爆沖擊波的各項性能參數是衡量評估導彈戰斗部毀傷效應的重要依據[1-2]。傳統動爆沖擊波記錄儀多以微處理器 （單片機、ARM或DSP）為主控制器，或以微處理器與FPGA／CPLD相結合的方式[3-5]。上述硬CPU+FPGA的設計方案，設計者不僅要在微處理器的選型及與FPGA/CPLD相互匹配的過程中花費時間，且當系統的設計方案改變時，需再選器件及重新設計PCB板。

針對上述問題，提出了一種基于Nios II的動爆沖擊波記錄儀設計方案。該方案以SOPC技術為基礎，將整個控制系統構建在單片FPGA（field programmable gate array）上，具有體積小、開發周期短、可靠性高等優點。

1 記錄儀總體設計

1.1 系統結構組成

動爆沖擊波記錄儀結構組成如圖1所示，包括中心邏輯控制電路、數據采集接口電路、Flash存儲模塊、時鐘、配置電路、讀數接口、電源管理模塊。Nios II軟核處理器為記錄儀核心控制器，控制與協調整個測試系統中各部分的協作與運行。

圖1 記錄儀系統框圖Fig.1 Block diagram of recorder system

在FPGA內用硬件描述語言VHDL設計AD邏輯控制、數據編碼等功能。使用Quartus II工具的Megawizard Plug_In Manager設置相應的參數，構建4 KB的內部 FIFO來緩存數字量，并采取半滿即讀的方式，即FIFO中存儲2 KB數據時，給出半滿標志 HF。使用嵌入在Quartus II工具中的 SOPC Builder系統集成工具，從IP組件中定義和建立Nios II嵌入式系統。

1.2 接口電路

1.2.1 信號調理電路

為了前置單元能可靠記錄被測信號，不對其它設備產生干擾，在模擬信號輸入電路中加有過電壓保護網絡，保證在有效地記錄被測信號的前提下不對被測信號造成任何干擾。調理電路如圖2所示。

圖2 信號調理電路Fig.2 Circuit of signal conditioning

1.2.2 啟動存儲信號接口

測量系統控制記錄儀的啟動存儲信號為一高電平有效28 V電平信號，存儲器收到信號后，順序執行“擦除”和“開始記錄”2個動作，接口電路如圖3所示。

圖3 啟動存儲接口電路Fig.3 Interface circuit of launch memory

1.3 存儲模塊

存儲介質選用三星公司的K9WAG08UlA存儲芯片。每片閃存有16384塊，每塊有64頁，每頁有2048 B寫入區和64 B備用區，其典型編程周期為200 μs，典型擦除周期為1.5 ms。有效期內無效塊≤320個。頁是K9WAG08UlA存儲芯片讀寫操作的基本單位[6]。

2 以Nios II為核心的SOPC設計

2.1 硬件平臺設計

SOPC是一種靈活、高效的嵌入式系統硬件解決方案，是以 Nios II軟核處理器為核心[7]。將Nios II軟核處理器和功能模塊集成到同一個現場可編程邏輯陣列FPGA上，構成一個可編程的片上系統，減少芯片使用數量，減小了電路板尺寸，提高了系統穩定性。

加入Nios II處理器時，設置進入Nios系統模塊的時鐘頻率為50 MHz，Nios II處理器核的設置頁面如圖4所示。

Nios II嵌入式系統包含Nios II微處理器內核、JTAG 調試模塊 jtag-uart、RAM IP 核、EPCS 控制器epcs_flash_controller、存儲Flash接口、串行通信接口組件UART、并行輸入/輸出口（PIO）等。

圖4 Nios II處理器核的設置頁面Fig.4 Setting page of the II Nios processor core

2.2 系統SOPC軟件設計

軟件系統主要完成數據采集和數據存儲命令的發送和控制。Nios II嵌入式系統的所有軟件開發任務都是在Nios II集成開發環境（IDE）下完成的，并通過JTAG下載線下載到FPGA中運行。系統流程如圖5所示。

圖5 軟核主程序流程Fig.5 Soft flow chart of main program

當系統上電或復位時，系統從串行配置器件EPCS16中讀出用戶數據，快速配置FPGA，將應用軟件調到Nios II處理器上運行。Nios II軟核處理器開始檢測觸發信號QD并判斷，判斷無誤后對FLASH進行擦除操作，擦除結束后FPGA內部A/D控制模塊提供A/D工作的時鐘，同時Nios II軟核處理器配置FLASH寫數據的地址。配置完地址后發送寫命令給FLASH芯片，向存儲器FLASH寫入數據。當數據記錄完畢或閃存存滿后，整個記錄系統就退出數據采集，進入休眠狀態。

采用C語言在Nios II IDE開發工具中實現控制數據讀寫和發送控制指令功能。

2.3 讀數接口

通過在Nios II系統中集成通用的UART內核，以RS-232協議的形式與外界進行命令傳輸。通過USB讀取FLASH存儲器中的數據到上位機，并通過VB編寫的上位機軟件顯示給用戶。

3 試驗結果

為了確保系統具備高精度、高可靠性的功能，在實驗室應用激波管進行系統校準。以激波管產生馬赫數為1.2～1.3之間的激波作為激勵源，共進行了3次試驗，試驗所得校準參數如表1所示，表中T為低壓室氣體溫度，單位為K；P1為低壓室氣體初始壓力值，單位為MPa；P2為激波管高壓室的壓力值，為被校準系統實測壓力值，單位為MPa。

表1 校準參數表Tab.1 Calibration parameter list

激波速度v：

式中：s為兩傳感器之間的中心距離，這里為460 mm；Δt為兩傳感器上升沿時間差，單位為ms。

馬赫數Ma：

激波反射超壓值Δp：

高壓室氣體壓力值P2：

典型測試曲線如圖6所示。

圖6 典型測試曲線Fig.6 Typical test curve

由表1和圖6可以看出系統校準試驗中系統誤差均小于5%，證明了該測試系統具有一定可靠性，可以應用于實際沖擊波超壓測試試驗。

4 結語

本文提出了基于Nios II的動爆沖擊波記錄儀，為相關器件工作狀態的特性測試與理論校驗提供了詳細、精確、高可靠性的原始數據。比較于傳統動爆沖擊波記錄儀設計的方案，基于Nios II來設計更加適合，不僅能解決記錄儀小型化的問題，大大降低了設計復雜度，減少了開發周期，而且系統的升級十分方便。該設計為動爆沖擊波數據的采集存儲提供了一種全新的實現手段，且具有很高的實用價值。

[1]田壯，杜紅棉，祖靜，等.戰斗部動爆沖擊波存儲測試方法研究[J].彈箭與制導學報，2013，33（3）：66-69．

[2]劉建偉，裴東興，尤文斌，等.回收式固態彈載記錄儀抗高沖擊設計[J].傳感技術學報，2012，25（8）：1045-1048．

[3]丁永紅，尤文斌，馬鐵華.艦用動爆沖擊波記錄系統的設計與應用[J].爆炸與沖擊，2013，33（2）：194-199．

[4]張嬌婷，張穎龍，朱怡，等.基于ARM+FPGA的通用導彈彈載記錄儀的設計[J].彈箭與制導學報，2014，34（2）：38-41．

[5]劉書文，駱英.基于NiosⅡ的超聲相控陣數據采集系統[J].儀表技術與傳感器，2014（6）：72-75．

[6]盛江坤，邱孟通，姚志斌，等.NAND型Flash存儲器總劑量效應實驗研究[J].原子能科學技術，2014（8）：1502-1507．

[7]黃海波，蔣偉榮，劉勇，等.基于SOPC的智能車輛道路識別與跟蹤[J].儀器儀表學報，2012，33（2）：321-326.