基于FPGA的二維OS-CFAR設計與實現

基于FPGA的二維OS-CFAR設計與實現

劉中祥,宋志勇,付強

(國防科學技術大學電子科學與工程學院,長沙 410073)

摘要：二維OS-CFAR檢測器在雷達目標檢測中具有較好的檢測性能,特別是在多目標以及動態雜波環境中,具有較強的抗干擾目標的能力。本文基于FPGA設計和實現了二維OS-CFAR檢測器,采用并行尋址以及二元積累判決等結構解決了FPGA實現中二維空間上參考單元尋址困難以及排序運算計算量大、耗時長、實時性不高的問題,實現了對距離-多普勒平面內所有檢測點的流水作業,提高了二維有序恒虛警檢測的實時性,滿足了工程應用的要求。通過將FPGA實現結果與理論檢測結果進行比較,驗證了本文方法的有效性。

關鍵詞：二維OS-CFAR;FPGA;數據流;二元積累

doi:10.13442/j.gnss.1008-9268.2015.05.014

中圖分類號：TN957

文獻標志碼：A

文章編號：1008-9268(2015)05-0076-05

收稿日期：2015-05-25

作者簡介

Abstract:Two-dimensional(2D) Ordered Statistics Constant False Alarm Rate(OS-CFAR) detector usually exhibits good performance in radar target detection. It has good anti-jamming capacity especially in the non-homogeneous environment caused by strong interfering targets and dynamic clutter. In this paper, a 2D OS-CFAR detector is designed and implemented based on FPGA. The structures, including parallel addressing and binary integration decision, are exploited to resolve the problems such as difficulty in reference cell addressing, large computation amount, time consuming and low real-time poverty in the ordering process, which often occur in the implementation process with FPGA. All the points in the Range-Doppler plane are detected in data flow processing and the real-time poverty of the 2D OS-CFAR is improved, which meets the requirements in engineering. A comparison of the experimental results based on FPGA and the theoretical analysis is conducted and demonstrates the effectiveness of the proposed method.

0引言

雷達恒虛警檢測器的實際檢測性能與其參考背景單元的分布有很大關系,當參考背景是均勻分布時,均值類CFAR具有較好的檢測性能[1]。但是在多目標以及動態雜波環境下,CA-CFAR的檢測性能會隨干擾目標點的增加而迅速下降[2],而OS-CFAR具有較好的抗多目標干擾的能力,在均勻雜波背景和雜波邊緣環境中的性能下降也是可以接受的[3]。

由于一維CFAR檢測器的參考窗在同一維度上,即在距離維或多普勒維上,這樣獲取的背景信息比較單一,得出的檢測門限精確度較差。因此,為了獲取更多的背景信息,把一維參考窗擴展到二維,即同時選取距離維和多普勒維上的背景信息來做估計,這樣,總體檢測性能有更大的提高。

對于有序類CFAR的工程化實現[4],當前大多采用DSP來完成,即采用通用DSP芯片構造硬件處理平臺來實現CFAR算法[5]。但對于實時性要求較高的窄脈沖雷達,由于系統采樣率很高,數據吞吐量大,要求處理機硬件平臺提供較高的運算速度和運算效率,FPGA以其較高的處理速度以及并行化能力成為實現OS類CFAR算法的一種選擇[6]。

本文提出了一種基于FPGA的二維OS-CFAR高效實現方法,通過采用并行尋址解決FPGA實現中二維空間上參考單元尋址困難的問題,通過采用二元積累判決解決了排序運算計算量大、耗時長、實時性不高的問題,實現了檢測處理的數據流水作業,提高了實時性,達到了實際應用的要求。

1二維OS-CFAR算法模型

二維OS-CFAR檢測器的參考窗選取方式有多種形式,比較常見的有矩形窗,米字窗,十字窗等。參考窗的選取方式決定了FPGA的參考單元尋址模式,本文以十字參考窗為例,開展二維OS-CFAR算法基于FPGA的設計和實現,相關的結論可直接推廣應用于其它參考窗。

1.1　基于排序算法實現OS-CFAR算法模型

傳統二維OS-CFAR算法如圖1所示,其中,D為檢測單元,防止目標能量泄露到相鄰參考單元而影響對雜波背景的估計,將與檢測單元鄰近的兩個陰影部分作為保護單元,保護單元外側為參考窗,設定前沿、后沿、上沿和下沿四個參考窗的長度均為16,保護單元數為2，雜波功率水平估計由這四個參考窗得出。

一般的計算步驟是先把這四個參考窗的數據取出,然后使用某種方法進行排序算法,選出第K個最小單元值X(K),再將其乘以門限系數T,得出判決門限。如果檢測單元大于判決門限,則說明該單元是目標,否則該單元是雜波。

聯系人： 劉中祥 E-mail: liuzhongxiang15@163.com

圖1　傳統二維OS-CFAR檢測器方框圖

OS-CFAR主要進行排序計算,找出排序后的第K個值。由于內部排序后數據原始的次序信息會丟失,不能滿足數據流處理的要求,因此不能直接采用內部排序法,必須將數據復制并記住采樣點X(n)的原始位置再進行排序處理,所以即使采用冒泡法等內部排序法,算法的空間復雜度仍是R+O(1)。此外,排序算法的時間復雜度也很高,并且很難并行處理。

1.2　基于二元積累實現二維OS-CFAR算法模型

由圖1的算法模型可知,OS-CFAR的實質是將參考單元的數據進行排序,找出第K個雜波值X(k),將其乘以虛警門限系數T,得出雜波的均值估計Z,如果檢測單元T大于Z,則說明該單元是目標,否則是雜波。

從另一個角度考慮這個檢測問題,其過程等價于將參考單元所有值先乘以虛警門限系數T,然后將這些值和檢測單元D進行比較,如果有K個值都小于檢測單元D的值,說明檢測單元D大于X(k) ·T,檢測單元為目標,否則為雜波。此時,OS-CFAR算法就轉換成檢測單元D是否大于參考單元X(n)·T中K個任意值的問題,該問題恰好可以使用二元積累檢測的思想解決。

基于二元積累檢測實現二維OS-CFAR檢測器的模型如圖2所示。基本處理流程為:首先同時取出檢測單元D周圍的參考單元值X(n),將這些值乘以虛警門限系數T,然后將檢測單元D與相乘之后的所有值X(n)·T進行比較,如果D大于X(n)·T,得出比較結果為1,否則為0。最后將所有比較結果進行相加,判斷相加結果是否大于K,如果大于K,說明該檢測單元為目標,否則為雜波。

圖2　基于二元積累的二維OS-CFAR方框圖

此種方法大大降低了OS-CFAR算法上的時間復雜度,可以進行并行檢測,只用O(1)的時間實現算法。同時,該模型沒有破壞原始數據的先后順序,非常適合數據流運算。

2基于FPGA的設計與實現

二維OS-CFAR的FPGA設計與實現的關鍵點主要有兩個方面:一方面是參考窗中所有參考單元的讀取方法,在DSP中,通過控制存儲地址可以將參考窗中的數值同時取出,而在FPGA中讀取RAM中的值,一次只能讀取一個地址上的值,由于參考窗中參考單元的數量較多,將參考窗中的值取出需要很多延遲,同時也不能保證數據流處理,實時性大大降低。本文通過使用移位寄存器組,根據參考單元的相對位置關系,實現了將參考窗中所有參考單元的值在一拍時間內取出,保證了數據流水處理。另一方面是參考單元排序算法,當參考窗選取數據較多時,排序的計算量很大,如果用DSP芯片實現,由于是串行處理,得出比較結果需要的時間比較長。本文利用FPGA并行處理的優勢,運用二元積累的思想實現排序判決,同時設計數據流水化處理形式,提高了實時性。

2.1　參考單元讀取設計

雷達回波經過AD采樣、下變頻、脈沖壓縮和相參積累等預處理,得到二維距離-多普勒矩陣。在FPGA中,將距離-多普勒矩陣緩存在Block RAM中,以便于后續進行檢測處理。本文以512×64大小的距離-多普勒矩陣為例研究參考單元讀取的設計方法。設二維OS-CFAR檢測器的保護單元選取為2個采樣點,上下左右參考窗中,每個參考窗選取16個參考單元。檢測數據從Block RAM中按照距離單元依次進入移位寄存器組,根據參考窗中參考單元相對位置的關系,則可同時從寄存器組中取出檢測單元和參考單元。檢測單元和參考單元的并行尋址設計如圖3所示。

圖3　參考單元并行尋址方框圖

從如3看出,在同一個參考窗中相鄰的上下參考單元時間差是64,即一個多普勒維上距離單元數。因為在同一距離維上,則相鄰的左右參考單元時間差是1.所以，下窗參考單元從reg0開始，到reg960結束，每隔64個寄存器取一次數據(data_in、reg64、reg128…reg960)；上窗參考單元從reg1344開始，到reg2304結束，每隔64個寄存器取一次數據(reg1344、reg1408…reg2304)；檢測單元為reg1152；右窗參考單元從寄存器reg1134到reg1149中得出，左窗參考單元從寄存器reg1155到reg1170中得出。

當寄存器reg1152中數據有效時,檢測單元是距離-多普勒矩陣中第一個地址的數,檢測器開始檢測,此時使用下窗和右窗這兩個窗的數據作為參考單元。同理,當檢測單元位于距離-多普勒矩陣邊角位置時,選取其中有效的兩個或三個參考窗作為參考背景。而檢測單元位于距離-多普勒矩陣中間位置時,即四個參考窗中數據都有效時,使用這四個窗作為參考背景。

這種設計依據參考單元相對位置的特性和FPGA寄存器資源多的優勢來設計的,可以使檢測單元和對應的所有參考單元的數值一起取出,同時進入檢測器,達到流水作業和并行計算的效果,大大提高了時間效率。

2.2　OS-CFAR算法的流水化設計

本文基于二元積累思想實現了二維OS-CFAR算法模型,如圖2所示,是一種基于FPGA的并行流水處理的實現方法,極大地提高了實時性。

以參考窗中有8個數據為例,闡述二維OS-CFAR檢測雷達信號流水處理的設計。假定參考單元的值分別為2、10、8、6、12、9、15、3,檢測單元值為26,虛警門限系數取2,把參考窗中排在第6小的參考單元作為比較單元,其流水處理實現恒虛警檢測的設計思路如圖4所示。

圖4　OS-CFAR并行流水處理示意圖

從圖4可以看出,基于二元積累思想實現OS-CFAR算法,在FPGA芯片中并行流水處理數據,其結構主要由乘法器、比較器和加法器組成。整個檢測過程經過4級流水后得出結果,在第3級數據流中得到二元積累數為7,說明檢測單元大于由參考窗中排在第7小的參考單元(12)得出的參考門限,即26>12×2,所以該檢測單元為目標,同時也證明基于二元積累算法實現OS-CFAR檢測的正確性。如果參考窗中共有M個數據,也是經過4級流水得出結果,這種算法充分利用FPGA的并行計算的特點,大大較少了延遲周期,提高了檢測的實時性。由示意圖可以看出,資源利用也較少,僅需要M個乘法器、M個比較器、M個加法器和2M+1個寄存器。

3FPGA實現結果

首先采用matlab模擬雷達回波信號,經過采樣、下變頻、速度補償、脈沖壓縮和相參積累等相關處理,得到512×64的二維距離-多普勒矩陣,如圖5所示。從圖5可以看出,目標位于距離維第19號單元,多普勒維第35號單元處,并且在目標周圍有多個突起的雜波。

圖5　R-D矩陣幅值分布

在Matlab中,采用十字參考窗OS-CFAR檢測器,取虛警率為10-6,排序后第3/4個參考作為門限,其檢測結果如圖6所示。從圖6可以看出,目標被有效檢測出,而雜波干擾則沒有被檢測到,表明二維OS-CFAR檢測器有較好的抗目標雜波干擾的能力。

圖6　Matlab中二維OS-CFAR檢測結果

在ISE14.7軟件中,基于本文提出的二維OS-CFAR架構,編程VHDL代碼,并將圖5所示的距離-多普勒矩陣導入到FPGA的RAM-based Shift Register內部存儲器中作為待檢測信號,綜合仿真結果如圖7所示。由于RAM地址是從0開始,則圖7檢測到目標點的地址加1就是實際在距離-多普勒矩陣的位置,從圖中可以看出,檢測點位于多普勒維第35單元,距離維第19、20單元處,和在Matlab中理論仿真結果相同。同時,從仿真圖也可以看出,基于FPGA的二維OS-CFAR檢測器實現了流水作業,從而提高了檢測的實時性。

圖7　FPGA中二維OS-CFAR檢測結果

4結束語

針對二維OS-CFAR基于FPGA實現在二維空間上參考單元尋址困難和基于DSP實現排序運算量大、耗時長和實時性不高的問題,本文基于二元積累思想,實現了二維OS-CFAR基于FPGA的設計與實現,根據二維CFAR檢測器參考單元相對位置的特性,解決了二維參考單元尋址問題,并且能達到并行取值的效果。同時,解決了排序運算量大的問題,實現了檢測流水作業的功能,提高了實時性,達到了工程實用的要求。

參考文獻

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劉中祥(1989-),男,碩士,主要研究方向為雷達信息處理與目標識別技術。

宋志勇(1983-),男,講師,主要研究方向為雷達信息處理與目標檢測跟蹤技術。

付強(1962-),男,教授,主要研究方向為精確制導自動目標識別。

Design and Implementation of Two-Dimensional

OS-CFAR Based on FPGA

LIU Zhongxiang,SONG Zhiyong,FU Qiang

(ATRLab,SchoolofElectronicScienceandEngineering,NationalUniversityof

DefenseTechnology,Changsha410073,China)

Key words: Two-dimensional OS-CFAR; FPGA; data flow; binary integration