基于FPGA的列車轉向架振動信號濾波系統

林菲菲，蘇燕辰，蔡里軍

（西南交通大學機械工程學院，四川 成都 610031）

基于FPGA的列車轉向架振動信號濾波系統

林菲菲，蘇燕辰，蔡里軍

（西南交通大學機械工程學院，四川 成都 610031）

針對高速列車轉向架蛇行失穩問題，為實現轉向架構架橫向振動的實時監測，保證轉向架穩定性判斷的準確性，提出一種列車轉向架振動信號濾波器系統設計的FPGA實現方法。通過研究數字濾波器的基本理論，利用FIR數字濾波器的線性相位特性，結合Matlab仿真軟件設計出符合要求的數字濾波器，并給出Quartus II平臺上的波形測試結果。仿真分析和實測信號表明：該濾波系統設計獲得較理想的濾波效果，驗證設計的正確性，且該文所提出的方法具有高速靈活的優點和較高的實用性。

數字濾波；振動信號；FPGA技術；Matlab軟件

0　引言

列車的蛇行運動是一種自激振動，當蛇行運動的大小超出一定的范圍時就會導致蛇行失穩，機車在軌道上運行時若發生劇烈蛇行失穩，會對線路造成很大破壞，嚴重影響列車的運行安全。因此，防止列車蛇行失穩是高速軌道車輛研究中急需解決的問題。通過在線實時監測高速列車轉向架蛇行運動是保障高速列車行車安全的重要手段之一，通過對轉向架構架橫向振動的監測來完成對轉向架蛇行失穩現象的監測[1-2]。由于蛇行失穩發生時列車通常具有較高的速度，此時列車的振動特性非常復雜，同一個方向的振動可能包含許多的頻率成分，要從中提取出所需要的頻率范圍的振動信號，這就要求系統具有非常靈敏的感知度和較為準確的濾波性能。為了保證轉向架穩定性判斷的準確性，需要對獲取的振動信號進行濾波處理。

相較于模擬濾波器，數字濾波器具有可靠性強、精度高、靈活性強、頻域特性容易控制、性能指標優良[3]等優點，因此本設計中采用數字濾波方式完成對采樣信號的濾波處理。基于FPGA器件芯片具有密度大、運行效率高、速度快、設計靈活等優點，文中探討了基于FPGA構建列車轉向架振動信號濾波器的實現方法，結合Matlab軟件的輔助設計，使得該數字濾波器具有快速、設計靈活、實用性強、可靠性高等優點。

1　濾波器基本原理及結構

濾波是抑制干擾信號的有效方法，通常的濾波方式分為模擬濾波和數字濾波，傳統的儀表設計一般采用模擬濾波，而數字濾波因其設計和實現上的靈活性、高精度、高可靠性等優勢在智能儀表的設計中得到了廣泛的應用。同時數字濾波作為數字信號處理技術的重要組成部分，能滿足濾波器對幅度和相位特性的嚴格要求，克服模擬濾波器所無法解決的電壓和溫度漂移以及噪聲等問題[4]。

當前數字信號處理中最常用的數字濾波器分為無限沖擊響應（IIR）和有限沖擊響應（FIR）濾波器。無限沖擊響應（IIR）濾波器采用遞歸型結構，利用成熟的模擬濾波器理論及設計數據或圖表進行設計，保留了經典模擬濾波器高精度的幅頻特性，但設計中只考慮了幅頻特性，沒有考慮相頻特性，因而所設計的濾波器相頻特性一般是非線性的。FIR濾波器在滿足幅頻特性技術要求的同時，能保持嚴格的線性相位特性[5]。同時由于FIR濾波器不存在反饋回路，因此一般是穩定的，并且FIR濾波器可以采用很簡單的算法來實現。

FIR濾波器是一種非遞歸系統，其沖擊響應h（n）是有限長序列，系統函數[6]為

直接型FIR濾波器系統輸入輸出關系的差分方程為

直接由差分方程得出的網絡結構如圖1所示。

圖1　FIR濾波器的直接型結構

2　濾波系統設計與實現

本文研究的數字濾波器系統總體結構框圖如圖2所示，包括A/D采樣控制，FIFO存儲，FIR濾波器等電路模塊。其中，A/D采樣控制模塊用來實現現場采集的待處理模擬信號的模數轉換及采樣控制，FIR濾波器實現采樣數據的濾波處理以濾除不必要的頻率成分，便于其他數據處理及分析。

圖2　系統總體結構框圖

高速列車轉向架振動信號濾波器設計要求如下。

采樣頻率：因為蛇行運動的振動頻帶為2～12.07 Hz，所以采集系統采樣頻率的選擇應該保證目標頻帶范圍內信息的完整性，根據香農采樣定理，采樣頻率應大于24.1Hz，而根據經驗一般選擇目標頻率的5～10倍，確定采樣頻率為256Hz。

濾波器：選用通帶頻率范圍為2～12.07Hz的帶通濾波器。

2.1A/D采樣控制設計

2.1.1A/D轉換電路

FPGA器件一般沒有模擬輸入接口，因此需要外接A/D轉換芯片以及前端抗混疊濾波電路，通過FPGA芯片的I/O口來實現對A/D芯片的控制。一般A/D轉換電路包括電源、前置濾波電路以及A/D轉換電路。

為抑制測試現場的高頻噪聲，在A/D轉換電路的前端添加二階有源低通濾波電路，本文使用有源濾波器設計工具FilterLab2.0來設計二階有源低通濾波器。選擇濾波器類型為巴特沃斯低通濾波器，截止頻率選擇2 000 Hz，階數選擇2階，通帶衰減-3dB，阻帶衰減-80dB，圖3為有源二階濾波器設計的電路圖。

圖3　有源二階低通濾波電路

目前市面上的ADC型號眾多，其中比較常用的有并行/串行比較型、逐次逼近型、積分型和∑-Δ調制型。本文選擇的ADC芯片為TLC2543，使用開關電容逐次逼近技術完成A/D轉換過程。TLC2543的主要特性有：12位分辨率、11個模擬輸入通道和3路內置自測試方式、采樣率高達66kb/s、可編程的輸出數據長度等。

TLC2543通過編程器件的Data Input引腳串行輸入8位通道/方式控制字節的高4位（MSBs），可以選擇對11個模擬輸入通道中的任何一個通道的模擬電壓到數字電壓的轉換，也可以用同樣的方法選用另外3個測試電壓Vref+、Vref-及（Vref++Vref-）/2用于轉換器的校正或者其他用途。

2.1.2A/D控制模塊設計

系統通過采樣控制模塊來控制ADC芯片的工作狀態，并且在轉換完成以后獲取數字信號，因此，除了采用模塊的外圍硬件，還需要在FPGA芯片內部設計采用控制模塊，通過FPGA的I/O口完成對ADC芯片的時序控制。本文直接利用VHDL語言編寫邏輯控制模塊控制ADC芯片來完成從模擬信號到數字信號的轉換。根據控制模塊目標要求，采用有限狀態機方式實現對TLC2543的采樣控制，其狀態機如圖4所示[7]。

圖4　采樣控制狀態機圖

由圖4可知，在S0狀態，EOC=0時，ADC芯片處于等待轉換狀態，約10μs的時間完成上一次采樣數據的轉換，轉換完成以后，EOC由0變為1，表示上一次轉換完成；S1狀態主要是使能片選端口AD_CS（低電平有效）；S2狀態為延時1μs左右；在S3、S4和S5狀態的16個時鐘周期的下降沿，使EOC變為低電平，進入轉換狀態，并且關閉片選使能端AD_CS，完成對上一次控制字寫入的通道的模擬信號到數字信號的轉換。狀態機的時鐘頻率選擇1MHz，狀態循環周期為40～45μs，采樣率約為25kHz。

在Quartus II軟件環境下，利用VHDL語言對采樣控制狀態機進行編程，并對其進行編譯仿真，得到采樣控制模塊的仿真波形如圖5所示。

圖5　采樣控制模塊仿真波形

由于ADC采樣頻率約為25kHz，而所設計的濾波系統需要的A/D采樣頻率為256Hz，因此還需要對ADC采樣得到的數據進行等間隔抽樣和濾波。本次設計采用定時器設定采樣的時間間隔為每3.9 ms對ADC采樣數據進行一次抽樣，得到采樣頻率為256Hz的采樣值。

2.2FIR濾波器設計

2.2.1用Matlab設計FIR濾波器并進行仿真測試本文采用Matlab窗函數法進行設計。窗函數設計的基本原理是：用一個已知的窗函數與一個理想濾波器的沖擊響應相乘，得到一個有限長序列，并用它逼近理想的模擬濾波器[8-9]。具體公式如下：

式中：hd（n）——理想濾波器的沖擊響應；

RN（n）——窗函數；

h（n）——相乘后的有限長序列。

根據所給設計濾波器的性能指標，本文設計的濾波器幅頻特性和相頻特性曲線如圖6所示。

圖6　幅頻特性和相頻特性曲線

可以看出，在2～12.07Hz頻率范圍內信號的幅值基本沒有衰減，而濾波器的相位也始終保持線性，因此所設計的濾波器符合要求。對設計好的濾波器進行仿真，仿真結果如圖7所示。

圖7　用設計的帶通濾波器對正弦波進行濾波驗證

圖7（a）是頻率為5Hz、幅值為1的正弦波與頻率為100Hz、幅值為5的正弦波相加以后得到的波形，其方程為y=sin（10πx）+5sin（200πx），經過所設計的濾波器濾波以后得到圖7（b）波形。可以看出，頻率5 Hz、幅值為1的波形被保留下來，而頻率為100Hz、幅值為5的成分被濾波器濾掉。

FIR濾波器設計完成后，導出濾波器為VHDL代碼，并導入到Quartus II軟件中進行編程實現。

2.2.2FPGA實現FIR濾波器

由Mtalab設計的濾波器，其系數h（n）的值是一組浮點數，而FPGA器件只能進行定點數計算，因此需要將浮點數轉換為定點數。轉換后系數均用二進制補碼表示，方便后續處理。

本次設計采用的FPGA芯片為Cyclone II系列的EP2C8Q208C，在Quartus II 9.0上使用FIR濾波器描述編程，實現FIR濾波器的頂層原理圖。

3　濾波效果測試

將設計好的帶通濾波器的配置文件下載到器件中進行實際濾波測試，圖8（a）為轉向架構架橫向振動加速度的實測數據波形，采樣頻率為256Hz，可以看出波形中含有較多高頻成分，經過所設計的濾波器濾波以后，波形變得平滑，高頻成分明顯被濾掉，如圖8（b）所示。由濾波測試結果可知，所設計的FIR濾波器基本滿足設計要求。

圖8　實測數據原始波形與濾波后的波形

4　結束語

本文研究在FPGA中實現FIR濾波器的原理和方法，結合Matlab軟件設計FIR濾波器，并借助Altera公司的FPGA器件和Quartus II軟件實現數字濾波，測試結果完全滿足系統設計要求。由設計結果表明：用FPGA實現的振動信號濾波，相比較于一般濾波實現方法，具有快速、設計靈活、硬件資源占用較小等特點。通過改變設計參數，可以很方便地得到滿足各種不同指標的實用濾波器。

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Design of signal filtering system based on FPGA for train bogie vibration

LIN Feifei，SU Yanchen，CAI Lijun
（School of Mechanical Engineering，Southwest Jiaotong University，Chengdu 610031，China）

For the bogie hunting instability of the high speed train，this paper proposes a design of signal filtering system for train bogie vibration based on FPGA in order to realize the real-time monitoring on transverse vibration of bogie frame，and ensure the accuracy of the bogie stability judgment.By studying the basic theory of digital filter，using the strict phase distortion and sharp cut-off characteristic of FIR filter，the design of the required digital filter is finished combined with Matlab.Furthermore，the testing waveforms in Quartus II are given.The results of simulation analyses and the experiment on measured signals show that the design of the filtering system achieves a better filtering effect，and verifies the correctness of the design.At the same time，the presented method in the paper has the advantages of high speed and flexibility，and high practicability.

digital filter；vibration signal；FPGA；Matlab

A

1674-5124（2015）12-0059-04

10.11857/j.issn.1674-5124.2015.12.015

2014-12-13；

2015-02-09

“十一五”國家科技支撐計劃項目（2009BAG12A01）

林菲菲（1987-），女，四川德陽市人，碩士研究生，專業方向為測控技術與儀器。