《VHDL語言及數(shù)字邏輯設(shè)計(jì)》課程實(shí)踐性教學(xué)探索

孔繁鏘

摘要：探討了高校電子工程類專業(yè)的硬件邏輯設(shè)計(jì)語言課程改革的思路，從課程教學(xué)目標(biāo)定位、教學(xué)內(nèi)容改革、多層次的實(shí)踐教學(xué)模式三個(gè)方面入手，闡述在VHDL語言及數(shù)字邏輯設(shè)計(jì)課程的實(shí)踐教學(xué)環(huán)節(jié)中進(jìn)行實(shí)踐教學(xué)的做法和實(shí)施效果。

關(guān)鍵詞：教學(xué)改革 實(shí)踐教學(xué) VHDL語言

中圖分類號(hào)：G642 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1674-098X（2015）09（a）-0117-02

VHDL語言[1-2]（VHDL，VHSIC （Very High Speed Integrated Circuit）Hardware Description Language）是一種標(biāo)準(zhǔn)的數(shù)字系統(tǒng)硬件電路設(shè)計(jì)語言，于1983年由美國國防部（DOD） 為實(shí)現(xiàn)其高速集成電路計(jì)劃發(fā)起創(chuàng)建的一種高速集成電路硬件描述語言，其目的是為了給數(shù)字電路的描述與模擬提供一個(gè)基本的標(biāo)準(zhǔn)。VHDL語言在1985年完成第一版，1987年成為IEEE標(biāo)準(zhǔn)（IEEE STD1076-1987），1993年增修為（IEEE STD1076-1993）標(biāo)準(zhǔn)。VHDL語言為高級(jí)硬件行為描述型語言，為所有可編程邏輯器件廠商（如Xilinx和Altera公司等）所支持，已成為電路設(shè)計(jì)人員和電子設(shè)計(jì)工程師必須掌握的工具語言。硬件邏輯設(shè)計(jì)技術(shù)[3]是電子信息類專業(yè)的重要專業(yè)課，該課程包括課堂理論教學(xué)和實(shí)驗(yàn)兩個(gè)模塊，其特點(diǎn)是軟硬件結(jié)合，該課程的綜合知識(shí)面寬及工程實(shí)踐性強(qiáng)。電子信息類專業(yè)的學(xué)生掌握硬件邏輯設(shè)計(jì)能力無論是對(duì)學(xué)生完成畢業(yè)設(shè)計(jì)或工程創(chuàng)新，還是促進(jìn)學(xué)生就業(yè)都有重要意義。因此，硬件邏輯設(shè)計(jì)的實(shí)踐性教學(xué)在電子信息類專業(yè)實(shí)踐教學(xué)中的地位日益顯著，如何開設(shè)好VHDL語言及硬件邏輯設(shè)計(jì)是當(dāng)前硬件設(shè)計(jì)語言課程中的一個(gè)非常重要的問題[4-6]。

1 教學(xué)目標(biāo)

《VHDL語言及數(shù)字邏輯設(shè)計(jì)》課程屬電子信息類專業(yè)技術(shù)類選修課，是將控制，仿真與芯片設(shè)計(jì)相結(jié)合的一門硬件設(shè)計(jì)語言。通過本課程的學(xué)習(xí)，使學(xué)生通過對(duì)VHDL語言及EDA技術(shù)的學(xué)習(xí)和實(shí)踐訓(xùn)練，獲得現(xiàn)代硬件數(shù)字邏輯設(shè)計(jì)的軟件化設(shè)計(jì)方法，了解并初步掌握數(shù)字系統(tǒng)硬件電路設(shè)計(jì)領(lǐng)域的最新技術(shù)；通過有針對(duì)性、分層次、分階段地實(shí)施實(shí)踐教學(xué)，激發(fā)并調(diào)動(dòng)學(xué)生創(chuàng)造性思維能力，強(qiáng)化學(xué)生的實(shí)踐動(dòng)手能力和創(chuàng)新能力，為學(xué)生在硬件邏輯設(shè)計(jì)領(lǐng)域的進(jìn)一步深入探索和進(jìn)行創(chuàng)新奠定工程基礎(chǔ)，以及應(yīng)用VHDL及EDA工具開發(fā)設(shè)計(jì)數(shù)字系統(tǒng)的基本方法及技術(shù)，為學(xué)生完成畢業(yè)設(shè)計(jì)及將來的工作等打下扎實(shí)的基礎(chǔ)。

另外，本課程的教學(xué)難點(diǎn)是，一方面要把握學(xué)生的數(shù)字電路基礎(chǔ)水平；另一方面要高度概括VHDL語言的專業(yè)課內(nèi)容，深入淺出，還要照顧到彼此之間的聯(lián)系，尤其是面向應(yīng)用。因此，首先講清楚確知學(xué)習(xí)VHDL語言的意義和FPGA的工作原理，并進(jìn)一步講清VHDL語言的基本結(jié)構(gòu)和以及VHDL語言中主要描述語句的特點(diǎn)和用途，并設(shè)計(jì)一些基本邏輯電路實(shí)例，目的在于讓學(xué)生熟悉VHDL語言的整個(gè)過程，能運(yùn)用VHDL語言編程及進(jìn)行仿真，并掌握其中的關(guān)鍵技術(shù)。這樣便于學(xué)生進(jìn)一步學(xué)習(xí)和理解VHDL語言的應(yīng)用，增強(qiáng)學(xué)生在工作中的競(jìng)爭(zhēng)能力，達(dá)到可以用VHDL語言設(shè)計(jì)數(shù)字邏輯電路和數(shù)字應(yīng)用系統(tǒng)，并在CPLD/FPGA可編程邏輯器件上實(shí)現(xiàn)自己的設(shè)計(jì)。

2 教學(xué)內(nèi)容

VHDL語言如今已經(jīng)廣泛被應(yīng)用到FPGA/CPLD和ASIC中的設(shè)計(jì)。VHDL語言具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡(jiǎn)化了硬件邏輯設(shè)計(jì)任務(wù)，提高了硬件設(shè)計(jì)效率和可靠性。而且VHDL語言具有與具體硬件電路無關(guān)和與硬件設(shè)計(jì)平臺(tái)無關(guān)的特性，并具有良好的電路行為描述的能力，在語言易讀性和層次化結(jié)構(gòu)化設(shè)計(jì)方面表現(xiàn)了強(qiáng)大生命力和應(yīng)用潛力。因此，我們選擇VHDL語言作為這門課的課堂教學(xué)內(nèi)容。

《VHDL語言及硬件邏輯電路設(shè)計(jì)》課程內(nèi)容的主要教學(xué)思路是，以VHDL硬件描述語言為硬件設(shè)計(jì)表達(dá)手段，以Xilinx公司的ISE軟件為硬件設(shè)計(jì)開發(fā)工具，并以FPGA/CPLD可編程邏輯器件開發(fā)系統(tǒng)為教學(xué)實(shí)踐平臺(tái)，來實(shí)現(xiàn)學(xué)生對(duì)數(shù)字電路系統(tǒng)的開發(fā)設(shè)計(jì)，培養(yǎng)學(xué)生自頂而下的層次化設(shè)計(jì)思想，提高學(xué)生應(yīng)用實(shí)踐創(chuàng)新能力。

在教學(xué)內(nèi)容上，刪去了一些FPGA/CPLD可編程器件結(jié)構(gòu)內(nèi)容的過多講解，重點(diǎn)講解VHDL語言內(nèi)容，并利用有限的課時(shí)補(bǔ)充了硬件邏輯電路設(shè)計(jì)方面的一些最新進(jìn)展，以利于學(xué)生開闊視野和提高學(xué)習(xí)興趣；針對(duì)VHDL語言語法豐富的特點(diǎn)，增加了大量課堂實(shí)例，并結(jié)合應(yīng)用對(duì)VHDL語言中關(guān)鍵要點(diǎn)進(jìn)行詳細(xì)說明，便于學(xué)生理解和掌握VHDL課程內(nèi)容；在開發(fā)軟件方面以Xilinx公司的ISE軟件作為平臺(tái)，并針對(duì)硬件仿真，重點(diǎn)是讓學(xué)生學(xué)會(huì)并熟練掌握用ISE軟件進(jìn)行數(shù)字系統(tǒng)仿真的基本過程和操作；在實(shí)踐訓(xùn)練方面，精心設(shè)計(jì)了課堂練習(xí)/課后習(xí)題和配套實(shí)驗(yàn)，提高學(xué)生實(shí)踐動(dòng)手能力，從而達(dá)到良好的教學(xué)效果。

3 多層次式教學(xué)模式

《VHDL語言及硬件邏輯電路設(shè)計(jì)》課程是一門工程實(shí)踐性很強(qiáng)的課程，我們提出以實(shí)踐訓(xùn)練為主，邊學(xué)邊練的硬件邏輯設(shè)計(jì)教學(xué)模式，重點(diǎn)加大對(duì)學(xué)生實(shí)踐能力、解決實(shí)際問題能力及團(tuán)體合作精神等綜合素質(zhì)的培養(yǎng)，使“數(shù)字邏輯電路設(shè)計(jì)實(shí)踐教學(xué)”在本科培養(yǎng)中發(fā)揮更重要的作用。在教學(xué)過程中，提出多層次的實(shí)踐教學(xué)模式，通過大量的多層次實(shí)例教學(xué)讓學(xué)生主動(dòng)建構(gòu)知識(shí)、增長(zhǎng)技能、發(fā)展能力。

我們將《VHDL語言及硬件邏輯電路設(shè)計(jì)》課程的實(shí)踐教學(xué)分為三個(gè)層次。

第一層次是課堂實(shí)驗(yàn)教學(xué)，這一階段主要培養(yǎng)的是學(xué)生的主動(dòng)學(xué)習(xí)能力，通過課堂實(shí)驗(yàn)練習(xí)使學(xué)生掌握和熟練使用開發(fā)工具，具備基本的硬件編程能力。課堂實(shí)驗(yàn)教學(xué)是針對(duì)教師在講授理論內(nèi)容后，對(duì)應(yīng)設(shè)計(jì)相應(yīng)知識(shí)內(nèi)容的實(shí)驗(yàn)項(xiàng)目，并編寫課堂實(shí)驗(yàn)指導(dǎo)書。在理論課部分內(nèi)容方面，首先講解VHDL語言的基本單元，如VHDL語言設(shè)計(jì)的基本單元、構(gòu)成、子結(jié)構(gòu)描述（元件說明，元件安裝）等，在VHDL語言的數(shù)據(jù)類型方面，主要講解VHDL語言的客體及分類、整數(shù)類型和數(shù)組類型，表達(dá)式與運(yùn)算符；其次，介紹VHDL語言主要描述語句，如順序描述語句和并發(fā)描述語句；最后介紹基本邏輯電路的設(shè)計(jì)，如組合邏輯電路的設(shè)計(jì)，時(shí)序電路的設(shè)計(jì)，存儲(chǔ)器和有限狀態(tài)機(jī)設(shè)計(jì)等。那么針對(duì)課程的理論內(nèi)容，設(shè)計(jì)的實(shí)驗(yàn)主要有：（1）ISE工具的使用；（2）編碼器和譯碼器等組合邏輯電路的設(shè)計(jì)；（3）有限狀態(tài)機(jī)和計(jì)數(shù)器等時(shí)序電路的設(shè)計(jì)；（4）RAM和FIFO等存儲(chǔ)器的設(shè)計(jì)。通過這些基礎(chǔ)知識(shí)點(diǎn)的實(shí)驗(yàn)練習(xí)，能讓學(xué)生較好的熟悉VHDL語言的基礎(chǔ)知識(shí)和語句的基本應(yīng)用，從而較好的掌握VHDL語言中的關(guān)鍵內(nèi)容，加深了對(duì)VHDL語言知識(shí)點(diǎn)的感性認(rèn)識(shí)和全面掌握，達(dá)到可以用VHDL語言設(shè)計(jì)數(shù)字邏輯電路和數(shù)字應(yīng)用系統(tǒng)。在課堂上通過對(duì)算法實(shí)例的程序執(zhí)行仿真模擬。

第二個(gè)層次是綜合性設(shè)計(jì)實(shí)驗(yàn)，這一層次的實(shí)驗(yàn)要求學(xué)生已經(jīng)掌握基本的VHDL語言知識(shí)并能綜合地運(yùn)用所學(xué)內(nèi)容，主要培養(yǎng)學(xué)生動(dòng)手實(shí)踐能力、解決實(shí)際問題能力及團(tuán)隊(duì)合作能力。綜合性設(shè)計(jì)實(shí)驗(yàn)以硬件開發(fā)板實(shí)驗(yàn)為主，主要包括跑馬燈、VGA顯示、波形發(fā)生器、通用異步收發(fā)器、SRAM接口設(shè)計(jì)等題目。在實(shí)驗(yàn)中，教師要求學(xué)生每4人為一組進(jìn)行實(shí)踐練習(xí)。在實(shí)驗(yàn)過程中，要求學(xué)生能上機(jī)編寫代碼并調(diào)試VHDL程序，每組學(xué)生對(duì)實(shí)驗(yàn)過程和實(shí)驗(yàn)結(jié)果進(jìn)行分析和總結(jié)，并提交硬件實(shí)驗(yàn)報(bào)告。在實(shí)驗(yàn)課中，教師根據(jù)各個(gè)小組提交的實(shí)驗(yàn)報(bào)告，首先安排各小組進(jìn)行實(shí)踐動(dòng)手經(jīng)驗(yàn)交流，然后選擇一些優(yōu)秀小組中的代表上臺(tái)做實(shí)驗(yàn)心得匯報(bào)，并現(xiàn)場(chǎng)進(jìn)行問題分析和技術(shù)總結(jié)，加深了對(duì)VHDL語言中知識(shí)點(diǎn)的感性認(rèn)識(shí)和全面掌握。通過這些活動(dòng)，不但讓學(xué)生熟悉了硬件設(shè)計(jì)的開發(fā)環(huán)境，提高了硬件設(shè)計(jì)編程技巧，而且還能激勵(lì)學(xué)生主動(dòng)學(xué)習(xí)VHDL語言的興趣，提高學(xué)生的分析和解決實(shí)際問題的能力，并培養(yǎng)學(xué)生團(tuán)體合作能力。

第三個(gè)層次是課程設(shè)計(jì)實(shí)驗(yàn)，這一階段要求學(xué)生獨(dú)立完成硬件工程課題的設(shè)計(jì)與實(shí)現(xiàn)，在強(qiáng)調(diào)學(xué)生獨(dú)立設(shè)計(jì)實(shí)現(xiàn)的同時(shí)，更加注重學(xué)生綜合能力的培養(yǎng)。課程設(shè)計(jì)題目采取開放式選題，可由教師提供背景明確和啟發(fā)性強(qiáng)的題目，也可以由學(xué)生自主選擇題目并提交相應(yīng)的課程題目設(shè)計(jì)目標(biāo)、任務(wù)和方法，經(jīng)教師審核批準(zhǔn)后作為課程設(shè)計(jì)題目。另外學(xué)生也可以根據(jù)個(gè)人興趣選擇不同類型的課程設(shè)計(jì)題目后，由學(xué)生自行擬定實(shí)驗(yàn)方案，查閱文獻(xiàn)資料和編寫VHDL程序，自主解決實(shí)驗(yàn)問題，并對(duì)對(duì)實(shí)驗(yàn)結(jié)果進(jìn)行分析總結(jié)，撰寫課程設(shè)計(jì)研究報(bào)告。通過這些課程設(shè)計(jì)實(shí)驗(yàn)設(shè)計(jì)，在培養(yǎng)學(xué)生自主學(xué)習(xí)及主動(dòng)學(xué)習(xí)的同時(shí)，也鍛煉學(xué)生的動(dòng)手能力和表達(dá)能力。

4 結(jié)語

VHDL語言及數(shù)字邏輯設(shè)計(jì)課程是一門工程實(shí)踐性很強(qiáng)的課程，通過有多層次地實(shí)施實(shí)踐教學(xué)，充分發(fā)揮實(shí)踐教學(xué)的優(yōu)勢(shì)，激發(fā)了學(xué)生的學(xué)習(xí)熱情，強(qiáng)化學(xué)生的實(shí)踐動(dòng)手能力和創(chuàng)新能力，并培養(yǎng)學(xué)生獨(dú)立思考、自主創(chuàng)新的學(xué)習(xí)習(xí)慣，取得了較好的教學(xué)效果。該實(shí)踐教學(xué)體系遵循人才培養(yǎng)的客觀規(guī)律，將多層次實(shí)驗(yàn)從簡(jiǎn)單到復(fù)雜、從基礎(chǔ)實(shí)驗(yàn)練習(xí)到綜合創(chuàng)新實(shí)驗(yàn)，貫穿于整個(gè)VHDL語言及數(shù)字邏輯設(shè)計(jì)課程學(xué)習(xí)過程，使學(xué)生在循序漸進(jìn)的實(shí)踐教學(xué)過程中成長(zhǎng)。

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