低功耗DDR高速信號的封裝布線方案設(shè)計及信號完整性分析

秦征　尚文亞　于大全

摘 要： 不同于印制電路板的制作工藝，芯片封裝基板的走線更細(xì)，線間距更窄。狹小的布線空間使傳輸線效應(yīng)更為明顯，而且封裝設(shè)計的好壞直接影響芯片是否可以正常工作，同時芯片成本的控制要求布線層盡量要最少。這些問題使得高速信號布線面臨嚴(yán)峻的挑戰(zhàn)。在國家科技重大專項的資助下，使用全波電磁場仿真工具進(jìn)行建模分析，研究了布線中線寬、線間距和參考地對信號傳輸質(zhì)量和信號間串?dāng)_的影響，并且基于一款低功耗DDR高速芯片的雙層封裝布線設(shè)計，在實際設(shè)計方案中對分析結(jié)果進(jìn)行了仿真驗證，最終得到了一種高質(zhì)量、低成本封裝基板高速布線方案，速率達(dá)到1 333 Mb/s。

關(guān)鍵詞： DDR； 高速信號； 封裝布線； 信號串?dāng)_影響； 電路設(shè)計

中圖分類號： TN02?34 文獻(xiàn)標(biāo)識碼： A 文章編號： 1004?373X（2015）19?0135?05

Abstract： Compared with manufacture technique of printed circuit board， thinner wirings and more narrow wire spacing on the chip package substrate are needed. The narrow wiring space makes the transmission line effect more obvious. The packaging design impacts chip performance directly. The least wiring layers are needed for cost control of chip， which make the wiring of high?speed signal be faced with crucial challenge. This work is supported by the “National Science and Technology Major Project”. Modeling analysis is conducted with the full?wave electromagnetic field simulation tools to research the influences of wires′central line width， wire spacing and reference ground on signal transmission quality and signal crosstalk. Based on the double?layer packaging wiring design of a high?speed LPDDR chip， the analysis results were verified by simulation in actual design scheme. A high?speed wiring scheme of packaging substrate with high quality and low cost was obtained， whose rate reaches 1 333 Mb/s.

Keywords： DDR； high?speed signal； packaging wiring； signal crosstalk influence； circuit design

隨著半導(dǎo)體技術(shù)的進(jìn)步，芯片的特征尺寸不斷縮小，伴隨著光刻技術(shù)接近極限，互聯(lián)損耗和延遲的增加以及新的失效機(jī)理的出現(xiàn)，使得芯片封裝物理布線的難度逐漸增加。相較于印制電路板（PCB），芯片封裝基板的走線更細(xì)，線間距更窄，傳輸線的各種效應(yīng)更為明顯，封裝基板的布線優(yōu)劣將直接影響芯片的最終性能[1]。本文通過基于第三代低功耗雙倍速率（LPDDR3）高速信號的布線研究及優(yōu)化，實現(xiàn)了一種低成本雙層封裝基板高密度、高速布線方案，同時對高速信號的串?dāng)_進(jìn)行分析研究，為LPDDR3高密度布線提供了設(shè)計經(jīng)驗。

1 封裝基板傳輸線電性能研究

對于消費類電子產(chǎn)品，成本控制是設(shè)計需要考慮的重要因素。為了最大程度地降低成本，本文選用兩層金屬層的布線方案，但是這樣增加了走線密度，為高速信號的布線增加了極大困難。對于高速信號，不僅要求要把信號線布通，更需要保證高速信號的傳輸質(zhì)量，因此需要在傳輸線理論的指導(dǎo)下，參考準(zhǔn)確的頻域和時域仿真結(jié)果對高速信號進(jìn)行布線設(shè)計[2?3]。

1.1 插入損耗與反射損耗

為了研究高速信號的插入損耗、反射損耗、相互耦合和回流路徑所分布的走線層，本文根據(jù)封裝基板結(jié)構(gòu)建立了傳輸線模型，如圖1和圖2所示。

圖1展示了微帶線模型及參數(shù)含義，圖2展示了建立的傳輸線模型，模型中從左至右分別為傳輸線1至傳輸線4。為了研究傳輸線的插入損耗和反射損耗，建立了3個類似圖2的模型，每個模型具有不同的線寬或線間距。表1中給出了封裝基板的結(jié)構(gòu)參數(shù)，表2中列出了介質(zhì)材料參數(shù)。

需要說明的是三個模型的線寬分別為25 μm，25 μm和40 μm，線間距分別為25 μm，45 μm和24 μm，這樣的設(shè)計是由于布線空間和加工工藝的限制。仿真結(jié)果如圖3，圖4所示。由于傳輸線模型完全對稱，所以只選取傳輸線1和傳輸線2 的傳輸和反射損耗進(jìn)行對比說明。如圖3，圖4所示，當(dāng)線寬和線間距相同時，越靠近外側(cè)也就是同層地平面的線條插入損耗越大，反射損耗越小，傳輸性能越好；當(dāng)線寬相同時，線間距越大，插入損耗越小，反射損耗越大，傳輸性能越差；當(dāng)線間距相同時，線條越寬，插入損耗越大，反射損耗越小，傳輸性能越好。因此，從傳輸性能的角度看，增加線間距會影響傳輸質(zhì)量，加寬線條則會提高傳輸性能，同時這兩種方案都會增加布線空間。endprint

1.2 線間電場耦合

線條間電場相互耦合的仿真結(jié)果如圖5所示。從圖5（a）和圖5（b）可以看出，當(dāng)線寬相同時（25 μm），線間距越大，線條上邊緣位置的電場越小，也就是相互之間的耦合越小。從圖5（a）和圖5（c）可以看出，當(dāng)線間距相同時（25 μm），線寬越大，耦合產(chǎn)生的電場越小。而由于最外側(cè)的線條靠近地平面，所以最外側(cè)耦合最嚴(yán)重。

1.3 回流路徑與參考地

為了最高效的給傳輸線提供回流路徑，建立了模型考察回流路徑的分布情況，如圖6所示。從圖6中可以看出，對于本文所采用的雙層布線工藝來說，雖然相鄰地平面也有返回電流流過，但是最重要的回流路徑分布在布線層的同層地平面。根據(jù)這一結(jié)論，可以在布線設(shè)計中將參考地平面設(shè)計在同層，而相鄰的金屬層則不需要有完整的參考地平面，這樣就極大地節(jié)省了布線空間，提高了布線密度，也正是基于這一點，雙層布線方案才得以實現(xiàn)。

通過對線條傳輸、反射損耗和相互耦合的研究，發(fā)現(xiàn)對于這些因素的優(yōu)化方向并不完全一致，優(yōu)化傳輸和反射損耗時希望用寬線條緊密排列，這樣會加重他們之間的耦合，而增加線間距減小耦合時又會降低信號的傳輸質(zhì)量；因此在進(jìn)行高速布線時要綜合考慮這些因素，尋找一個最優(yōu)的平衡點。而對于屏蔽線的設(shè)計，考慮布線空間有限，把每兩條信號線進(jìn)行隔離作為最優(yōu)方案。

2 DDR3布線方案

2.1 DDR3拓?fù)浣Y(jié)構(gòu)及封裝版圖設(shè)計

DDR3的通用信號傳輸模式如圖7所示，多個DDR存儲器可以連接在相同的內(nèi)存控制端同時工作。在本文中，使用的是只有一個DDR存儲器的芯片。在進(jìn)行數(shù)據(jù)讀取時，信號由DDR內(nèi)存發(fā)送，在進(jìn)行數(shù)據(jù)寫入時，信號由存儲控制端發(fā)送，而時鐘、地址和控制信號始終由存儲控制端發(fā)送DDR內(nèi)存接收，數(shù)據(jù)信號在時鐘的上升和下降邊沿均進(jìn)行采樣，因此實現(xiàn)雙倍速率[4?5]。信號分為4組（Byte）同步傳輸，每組包括8個信號（DQ），一對差分時鐘信號（DQS和DQSN）和一個數(shù)據(jù)掩碼信號（DQM），同一組數(shù)據(jù)線要走在一起，以此減小時序問題，差分時鐘信號要緊耦合設(shè)計。

根據(jù)布線要求，布線方案一如圖8所示[6]，圖中僅顯示了布線區(qū)域。圖8左側(cè)所示是第一層信號線分布（包括所有DDR3的控制和功能信號線），右側(cè)所示為第二層時鐘信號分布。基于本文前部分的研究結(jié)果，下層金屬的參考地作用小于上層地平面，因此將下層金屬同樣設(shè)計為走線層；這樣多出來的布線空間剛好可以對信號線進(jìn)行隔離，同時下層布線空間相對寬松，可以完全滿足差分時鐘信號的緊耦合設(shè)計。封裝基板的參數(shù)仍如表1所示，這里采用25 μm線寬和25 μm線間距。

高速信號的串?dāng)_是設(shè)計中需要重點考慮的因素[7]，雖然方案一中對每組信號進(jìn)行了地隔離，但是為了進(jìn)一步減小串?dāng)_，本文基于方案一進(jìn)行了優(yōu)化。

方案二中，信號線間的隔離地被移除，同時信號線間的距離增大為45 μm。

方案三的布線方式與方案二相似，不同之處是線寬增大為40 μm，線間距縮小為25 μm，因此圖9中并未展示。

方案四中增加了隔離地的數(shù)量，由方案一中的每組信號進(jìn)行隔離變?yōu)槊績筛盘柧€進(jìn)行隔離。理想情況是對每一條信號線進(jìn)行隔離，但是對于高密度布線這種方案幾乎是不可實現(xiàn)的，根據(jù)前面的研究結(jié)果，對每兩條信號線進(jìn)行隔離同樣可以達(dá)到比較好的效果，因此選用這種布線方式。

2.2 插入損耗與反射損耗驗證

對四個布線方案在全波電磁場仿真軟件中提取[S]參數(shù)進(jìn)行分析[8?9]。圖9和圖10展示了四個方案中DQ線條的反射損耗和插入損耗。

可以看到方案四的反射損耗最小插入損耗最大，傳輸性能最好；方案二的反射損耗最大插入損耗最小，傳輸性能最差；方案一和方案三的反射和插入損耗較為接近，方案三略好于方案一。這說明在實際布線中，隔離地的效果非常明顯，而當(dāng)沒有隔離地時，增大線間距會使信號傳輸變差信號反射更嚴(yán)重，增大線寬雖然可以使信號插入損耗變好，但是效果并不明顯。仿真結(jié)果與前文研究結(jié)論的趨勢一致，只是由于實際布線中幾個方案的線長不完全一致，相鄰線條和金屬層也有微小的差異，使得實際方案中有些影響因素變得不太明顯。

2.3 信號間串?dāng)_分析

信號線間串?dāng)_的大小并不能被反射損耗和插入損耗反映，因此對[S]參數(shù)進(jìn)行數(shù)學(xué)處理，得到四個布線方案的串?dāng)_結(jié)果[10]。這里只通過一組數(shù)據(jù)線（8條數(shù)據(jù)線條）進(jìn)行對比說明，如圖11～圖14所示。通過圖11和圖12的對比可以看到，由于布線空間的限制，線間距由1倍線寬增加到近似2倍線寬并不能有效改善串?dāng)_問題。

對比圖11和圖12，在不添加隔離地也不增加線間距的情況下，增加線寬可以明顯減小遠(yuǎn)端串?dāng)_。如圖12所示，當(dāng)對每兩條信號線進(jìn)行隔離時，信號間串?dāng)_被有效降低，而且由于每條信號線所處的環(huán)境相似（分別相鄰一條信號線和一條隔離地線），同組信號線的串?dāng)_大小較為平均，這樣保證了同組信號具有相似的信號傳輸質(zhì)量。

對每兩條信號線進(jìn)行地線隔離仍然需要占用比較多的布線空間，對于越來越高的布線密度來說也是一個嚴(yán)峻的考驗。如圖11所示，方案一中每組信號線靠近兩側(cè)的線條有相鄰的地平面，因此DQ0和DQ7的串?dāng)_很小，這說明即使線條只有一側(cè)有相鄰的參考地，其串?dāng)_也能有很大程度的改善，對于布線空間不足的情況，可以對串?dāng)_較嚴(yán)重的區(qū)域或者信號線進(jìn)行有針對性的隔離，以此將信號串?dāng)_控制在比較低的水平。

2.4 時域分析

經(jīng)過串?dāng)_仿真和優(yōu)化后，確定方案四為最終方案，然后對方案四進(jìn)行時域分析，圖15為Byte0的眼圖結(jié)果。

進(jìn)行眼圖分析時使用的是隨機(jī)碼型，從仿真結(jié)果可以看出，DQ信號線和DQS時鐘信號的眼寬眼高良好，DQ和DQS的時序也良好，保證了足夠的建立時間和保持時間，說明此種封裝布線方案可以使高速信號高質(zhì)量傳輸。endprint

3 結(jié) 語

通過本文研究得出，在實際的芯片封裝高速信號布線中，較為有效地減小反射增大傳輸?shù)姆绞绞窃诳臻g允許情況下加寬線條，同時這對減小信號間串?dāng)_也起到很大作用。雖然理論上增加線間距可以減小串?dāng)_，但是在實際布線中由于空間限制，效果并不明顯。減小串?dāng)_的最好方式是對信號線進(jìn)行地隔離，使其有較近的回流路徑，對于實際封裝基板結(jié)構(gòu)來說，信號的回流路徑主要分布在同層地平面而不是相鄰布線層，因此合理設(shè)計同層地平面成為減小串?dāng)_的重要方式，同時對相鄰地平面的限制可以適當(dāng)降低，為其他線條提供更寬裕的布線空間。根據(jù)研究結(jié)果，本文成功設(shè)計了一款低成本雙層布線結(jié)構(gòu)的芯片封裝，可以保證高質(zhì)量傳輸高速LPDDR3信號。

參考文獻(xiàn)

[1] FANG Jiawei， CHANG Yaowen. Area?I/O flip?chip routing for chip?package co?design considering signal skews [J]. IEEE Transactions on Computer?Aided Design of Integrated Circuits and Systems， 2010， 29（5）： 711?721.

[2] HALL S H， HECK H I. Advanced signal integrity for high?speed digital designs [M]. Hoboken： John Wiley & Sons， 2009.

[3] BOGATIN E. Signal integrity simplified [M]. New Jersey： Prentice Hall PTR， 2003.

[4] ZHOU Runjing， HAO Yuanyuan， HU Jinsong. Quick system?level DDR3 signal integrity simulation research [J]. Journal of Electronic Science and Technology， 2013， 11（3）： 9?14.

[5] 李晉文，胡軍，曹躍勝，等.DDR3時序分析與設(shè)計[J].計算機(jī)科學(xué)，2012，39（4）：293?295.

[6] 周潤景，蘇良碧.Cadence高速電路板設(shè)計與仿真[M].4版.北京：電子工業(yè)出版社，2011.

[7] CHANG J. Design considerations for the DDR3 memory sub?system [R]. Korea： Samsung Semiconductor， 2004.

[8] YOUNG B. Digital signal integrity： modeling and simulation with interconnects and package [M]. New Jersey： Prentice Hall， 2001.

[9] RONG Aosheng， CANGELLARIS A C. Interconnect transient simulation in the presence of layout and routing uncertainty [C]// 2011 IEEE 20th Conference on Electrical Performance of Electronic Packaging and Systems. San Jose： IEEE， 2011： 157?160.

[10] LEE K， JUNG H K， CHI H J， et al. Serpentine microstrip lines with zero far?end crosstalk for parallel high?speed DRAM interfaces [J]. IEEE Transactions on Advanced Packaging， 2010， 33（2）： 552? 558.endprint