

摘要:本文設(shè)計實現(xiàn)了一款基于FPCJA的PCM-FM遙測中頻接收機,在FPCJA中實現(xiàn)遙測信號解調(diào)、位同步、幀同步等功能,系統(tǒng)碼速率、幀長、幀同步碼可靈活設(shè)置。接收機硬件結(jié)構(gòu)簡單,主要包括FPCJA、ADC、電源轉(zhuǎn)換芯片、USB接口芯片等常用器件,可單板實現(xiàn),達到低成本、小型化設(shè)計要求。性能測試表明,中頻接收機滿足設(shè)計指標要求,目前該接收機已服務(wù)于多個項目。本文網(wǎng)絡(luò)版地址:http://www.eepw.com.cn/article/274756.htm
關(guān)鍵詞:遙測系統(tǒng);中頻接收機;位同步;幀同步;FPCJADOI:10.3969/j.issn.1005-5517.2015.5.016
PCM—FM遙測系統(tǒng)在航空、航天等領(lǐng)域得到廣泛應(yīng)用,國內(nèi)外遙測廠家均致力于高碼率、功能可擴展的遙測產(chǎn)品設(shè)計,多功能、通用化、小型化遙測接收系統(tǒng)應(yīng)用需求越來越迫切,更小、更快、更靈活成為遙測接收技術(shù)的又一發(fā)展方向。隨著數(shù)字技術(shù)的不斷發(fā)展,尤其是FPGA技術(shù)的發(fā)展,遙測中頻接收機小型化設(shè)計得以實現(xiàn)。本文設(shè)計了一款基于FPGA的PCM-FM遙測中頻接收機,實現(xiàn)70MHz中頻輸入PCM-FM遙測信號的下變頻、載波跟蹤、解調(diào)、位同步、幀同步,并最終通過USB接口將數(shù)據(jù)傳給計算機用以數(shù)據(jù)的存儲及分析,接收機碼速率、字長、幀長、幀同步碼等均可由上位機軟件通過USB接口進行設(shè)置,所有處理均在FPGA中完成,硬件電路僅由FPGA、AD、電源芯片、晶振等構(gòu)成,可單板實現(xiàn),達到小型化設(shè)計目的。
1 系統(tǒng)組成與工作原理
本文設(shè)計的PCM/FM遙測中頻接收機原理框圖如圖1所示。
由圖1可以看出,PCM/FM遙測中頻接收機主要包括A/D采樣、數(shù)字下變頻、鑒頻、位同步、幀同步及USB接口等功能模塊。70MHz中頻輸入信號經(jīng)40MHz帶通采樣送入FPGA進行處理,在FPGA中產(chǎn)生兩路正交信號對A/D采樣信號進行數(shù)字正交下變頻生成基帶I、Q信號,I、C信號分別進行低通濾波后送入鑒頻模塊,通過叉積鑒頻完成解調(diào)得到PCM碼流,按上位機事先設(shè)置的碼速率、幀同步碼、幀長、時間碼等,依次完成PCM碼流的位同步、幀同步、時間碼合并,最后通過USB接口送入上位機進行遙測數(shù)據(jù)的存貯和處理。
2 系統(tǒng)詳細設(shè)計
2.1 數(shù)字下變頻與FM解調(diào)
數(shù)字下變頻與FM解調(diào)模塊主要包括數(shù)控振蕩器(NCO)、鑒頻器、環(huán)路濾波器的設(shè)計,數(shù)字控制振蕩器(NCO)是數(shù)字下變頻器(DDC)的重要組成部分,它的作用是產(chǎn)生正弦和余弦信號。正、余弦信號如(1)、(2)式所示:
式中,fz0為NCO頻率;fs輸入信號的采樣頻率。由于設(shè)計采用帶通采樣,信號頻譜發(fā)生搬移。當fs=40MHz時,經(jīng)過AD采樣后,在10MHz、30MHz、70MHz等中心頻率上都有所需的有用信號,本設(shè)計選擇對中心頻率為10MHz的有用信號進行混頻,此時,fLo為10MHz。在FPGA實現(xiàn)時,采用查表法產(chǎn)生正、余弦信號,建立兩個ROM表分別存儲oo~90。的正、余弦量化值,通過頻率控制字累加值的高兩位判斷當前的正、余弦值處于哪個象限,對查表輸出值進行相應(yīng)處理,最終得到正、余弦信號。余弦、正弦信號分別與AD采樣輸入混頻得到I、Q基帶信號,經(jīng)低通FIR濾波器濾波后送入數(shù)字鑒頻器‘3]。假設(shè)瞬時頻率為f(f),瞬時相位為巾(t),同相分量為/(t),正交分量為Q(t),由:得到:對應(yīng)的數(shù)字域表達式為:
數(shù)字鑒頻模塊的實現(xiàn)框圖見圖2,鑒頻輸出即為FM解調(diào)得到的PCM碼流。
2.2 載波跟蹤設(shè)計
在高動態(tài)應(yīng)用環(huán)境下,遙測接收機需具備抗多普勒頻偏的能力,本設(shè)計中,鑒頻輸出經(jīng)過一階鎖頻環(huán)得到頻率修正值并反饋給NCO,鎖頻環(huán)結(jié)構(gòu)框圖見圖3。指標要求中頻接收機抗多普勒頻偏能力為250kHz,所以在實現(xiàn)時,對超出250kHz的頻偏按250kHz進行處理。
2.3 位同步設(shè)計
設(shè)計采用直接位同步法中的數(shù)字鎖相環(huán)方法實現(xiàn)位同步器設(shè)計。在設(shè)計中利用數(shù)字鎖相環(huán)來提取位同步信號:在接收端利用鑒相器比較接收碼元和本地同步信號的相位,若兩者相位不一致(超前或者滯后),鑒相器產(chǎn)生誤差信號調(diào)整本地同步信號的相位,直至獲得準確的位同步信息。位同步器主要由參考頻率生成、同相正交積分環(huán)路、數(shù)字序列濾波器、分頻器等幾部分組成,其原理如圖4所示。
本設(shè)計參考時鐘為碼速率的16倍,通過上位機設(shè)置接收機碼速率時,參考時鐘頻率也相應(yīng)得到設(shè)置,參考時鐘的精度直接影響位同步器性能,因此,生成高質(zhì)量的參考時鐘是基本前提。在FPGA中采用查表法產(chǎn)生位同步參考時鐘,原理與NCO生成一致,不再贅述,區(qū)別僅在于只取輸出的符號位。
2.4 幀同步設(shè)計
位同步輸出經(jīng)過串/并轉(zhuǎn)換后,與本地幀同步碼(由上位機設(shè)置)進行同或后全加,然后與門限值Nt進行比較,大于門限值表示接收到幀同步碼。三態(tài)邏輯電路保證幀同步器在三個固定模式(搜索、校核、鎖定)上工作。在搜索態(tài),不使用窗口,符合相關(guān)器輸出即認為是幀同步碼。一旦接收到幀同步碼,轉(zhuǎn)入校核態(tài),位/字計數(shù)器、字/幀計數(shù)器復(fù)位并開始計數(shù),這個過程一直持續(xù)到字/幀計數(shù)器達到預(yù)定的字/幀數(shù)。以預(yù)期檢測位為中心產(chǎn)生窗口脈沖,利用幀同步碼的周期性,下一個檢測位應(yīng)落在窗口脈沖寬度內(nèi),三態(tài)邏輯產(chǎn)生幀標志脈沖。若在窗口范圍內(nèi),沒有檢測到幀同步碼,認為是虛警,則從校核態(tài)返回到搜索態(tài)。在校核態(tài),連續(xù)通過預(yù)定的校核幀數(shù)A,則幀同步器進入鎖定態(tài)。在鎖定態(tài)下,若幀同步碼發(fā)生漏檢或數(shù)據(jù)錯誤,幀標志脈沖由本地產(chǎn)生,以避免由于幀同步碼的漏檢而造成的數(shù)據(jù)丟失。連續(xù)漏檢超過預(yù)定的保護幀數(shù)B,返回搜索態(tài),否則保持在鎖定態(tài)。
2.5 硬件設(shè)計
接收機以FPGA為中心,外圍為晶振、電源模塊、A/D轉(zhuǎn)換電路和USB接口電路。
AD轉(zhuǎn)換設(shè)計采用AD6645,AD6645是采用CMOS工藝的14位模數(shù)轉(zhuǎn)換器,最高采樣率為105MSPS,在中頻為70MHz時的SNR為73.5dB, SFDR為89dBc,模擬帶寬達200MHz。AD模擬輸入端為差分輸入,通過阻抗比4∶1的變壓器進行交流耦合,電路原理圖見圖5。圖中R1=R2=24.9Ω,R3=178Ω,輸入端匹配阻抗為50Q。AD時鐘管腳與FPGA相連,采樣頻率由FPGA控制,本設(shè)計采樣頻率為40HMz。
FPGA選用Xilinx Spartan-6系列XC6SLX100工業(yè)級FPGA芯片。該芯片采用45nm工藝,專為低成本與低功耗而精心優(yōu)化,集成了豐富的邏輯資源,接口可選擇使用1.2V、1.5V、1.8V、2.5V或3.3V多種標準,便于與其它電路接口。XC6SLX100 FPGA的配置文件大小為26,543,264bits,配置芯片選用XCF32P,采用BASIC MasterSerial配置模式配置時鐘由FPGA內(nèi)部提供,配置速率22MHz。
遙測中頻接收機與上位機之間采用USB接口,接口芯片選用CY7C68013, FPGA與CY7C68013間采用SlaveFIFO通信模式。
3 測試結(jié)果
搭建測試平臺,遙測接收系統(tǒng)由射頻接收機、本文設(shè)計的中頻接收機、上位機等組成。中頻接收機測試結(jié)果:最大多普勒頻偏250kHz、碼速率lOOkbps~SMbps可調(diào)、抗連續(xù)連O或連1可達128位、幀長與幀同步碼可靈活設(shè)置。結(jié)果表明滿足設(shè)計指標要求。
4 結(jié)論
本文設(shè)計了一款基于FPGA的PCM/FM遙測中頻接收機,碼速率、幀長、幀同步碼等可靈活設(shè)置,硬件結(jié)構(gòu)簡單,可單板實現(xiàn),達到小型化、低成本設(shè)計目的。目前,該接收機已服務(wù)于多個項目,性能穩(wěn)定可靠。