一種新型寬頻域全數字鎖相環的研究與設計

摘 "要： 針對傳統鎖相環研究中電路結構復雜、鑒相精度不高、鎖相范圍窄等問題，提出一種新型全數字鎖相環。與傳統鎖相環相比，鑒相模塊中的時間數字轉換電路能將鑒相誤差轉換為高精度數字信號，一種雙邊沿觸發的數字環路濾波器取代了傳統的數字環路濾波器的電路結構，采用可變模分頻器來替換傳統的固定模分頻器。 應用EDA技術完成了系統設計，并采用 QuartusⅡ軟件進行了系統仿真驗證。仿真結果表明：該鎖相環鎖相范圍約為800 Hz～1 MHz，系統鎖定時間最快為10個左右輸入信號周期，且具有鎖相范圍大、精度高、電路結構簡單和易于集成等特點。

關鍵字： 全數字鎖相環; 時間數字轉換電路; 雙邊沿觸發數字環路濾波器; 系統仿真

中圖分類號： TN710?34 " " " " " " " " " 文獻標識碼： A " " " " " " " " " " " " " "文章編號： 1004?373X（2015）02?0118?03

Research and design of a novel all?digital phase?locked loop working in broadband domain

LIU Dan?dan， SHAN Chang?hong， SHENG Zhen， LI Feng?hua

（ College of Electrical Engineering， University of South China， Hengyang 421001， China）

Abstract： In view of complex circuit structure， inaccurate phase detection precision and narrow phase?locked range of the traditional phase?locked loops （PLL）， a new type of all?digital phase?locked loop is proposed in this paper. Compared with the conventional ones， the time?to?digital conversion circuit in the phase detection module can transform the phase detection error to high?precision digital signal. Therefore， the traditional digital filter with loop structure is replaced by the double?edge triggered digital loop filter， and a variable modulus frequency divider is adopted to take the place of the classic fixed mode frequency divider. The system design is fulfilled by means of EDA technology while its simulation verification is implemented with QuartusⅡ software. The simulation results show that the locking range of the phase?locked loop is within the frequency from 800 HZ to 1 MHZ， and the lock?in time is about 10 times of the input signal cycles. In addition， it has the characteristics of broad phase?locked range， high accuracy， simple circuit structure and easy integration.

Keywords： all?digital phase?locked loop; time?to?digital conversion circuit; double?edge triggered DLF; system simulation

0 "引 "言

鎖相環電路是一個使輸出信號與輸入信號在頻率和相位上同步的電路，它是一個閉環控制系統。由于鎖相環的優良性能，它已成為各類電子系統中不可缺少的基本部件。全數字鎖相環與相比模擬鎖相環，其具有一切數字電路特有的顯著優點，即參數穩定，抗干擾能力強，集成度高。全數字鎖相環還解決了模擬鎖相環中VCO的非線性，鑒相器不精確，部件易飽和以及高階環不穩定等難題[1?2]，因此全數字鎖相環得到了越來越多的應用。

對數字鎖相環而言，隨著設計方法的不同，其性能差別很大。文獻[3?4]提出一種具有自動變模控制的快速全數字鎖相環，其數字濾波器模數可以根據鑒相誤差的大小進行自動調節，不但提高了鎖相速度，也很好的克服了捕捉速度與抗噪聲性能之間的矛盾。但是由于設計方案中的濾波器部分采用的是比例結構的濾波器，所以相位輸出會存在靜態誤差。文獻[5]提出一種基于時序狀態轉移邏輯的數字鑒相器，提高了鑒相準確性，采用比例積分結構的環路濾波器消除了鎖相誤差，但是沒有解決鎖相環路受固定中心頻率制約的問題。文獻[6?7]采用可變模分頻器代替了脈沖加減電路使得中心頻率可變，增寬了鎖相環路的帶寬，但是環路濾波器采用比例結構，仍然存在相位輸出存在靜態誤差的問題。文獻[8]提出一種具有比例積分結構和前饋鑒頻環節的可變模ADPLL，使得該ADPLL具有鎖相速度快、范圍大、穩定性好，相位輸出無靜差等優點。但是該設計方案中，鑒相部分的時鐘頻率較低，使得量化誤差大，鑒相精度不高。同時存在比例積分結構的濾波器電路結構較復雜，電路延遲時間較長等問題。

針對上述分析，本文提出一種基于雙邊沿觸發的環路濾波器的新型全數字鎖相環。該ADPLL鑒頻模塊加入時間數字轉換電路，能有效地提高鑒相精度;數字環路濾波器采用的是雙邊沿觸發的比例積分結構，在消除輸出信號相位穩態誤差的同時簡化了電路結構。同時，采用前饋測頻模塊與可變模分頻器，使得鎖相范圍增大，鎖相速度提高。整個系統采用VHDL語言編程設計，使用Quartus 軟件對系統設計進行編譯和仿真驗證。

1 "全數字鎖相環的結構與工作原理

本文所提出的新型寬頻域鎖相環主要由檢測電路、時間數字轉換電路、測頻模塊、雙邊沿觸發數字環路濾波器和可變模分頻器構成，其結構框圖如圖1所示。檢測電路通過檢測輸入信號u1和輸出信號u2的上升沿進行工作，輸出相應的相位差以及超前或滯后標志信號;時間數字轉換電路把檢測電路輸出的相位差轉換成高精度的數字值;測頻模塊檢測輸入信號的頻率值并生成頻率控制字實時調節數字濾波器的參數。環路濾波器對時間數字轉換電路的輸出進行相應的運算操作，并生成比例積分控制信號。DCO則根據比例積分控制信號來自動調節輸出信號的頻率以實現環路鎖定。下面將對其中的幾個主要模塊的原理進行相應的介紹。

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圖1 提出的ADPLL系統框圖

1.1 "數字鑒相器

本系統檢測電路中采用的是雙D觸發器數字鑒相器[2]，其由雙D觸發器、RS觸發器構成。其中雙D觸發器通過對輸入與輸出信號上升沿的檢測，產生脈寬正比于輸入/輸出信號的相位差信號，RS觸發器則判別并產生相位極性。與其他鑒相器相比，雙D觸發器鑒相器的特點在于可同時具有鑒相與鑒頻的功能。

相位誤差量化電路由時間數字轉換電路（TDC）實現，TDC是測量時間的一種常用電路。傳統的鎖相環對于鑒相誤差的處理是通過對鑒相器中加入與非門，鑒相誤差脈寬作為開門信號，讓系統時鐘通過，得到相位誤差序列，即相位誤差的數字量化信號。因此為滿足一定的鎖相要求，鎖相環必須采用較高的時鐘頻率來實現。由于計數器在高速的翻轉過程中很容易因不穩定而產生“亞穩態”效應，所以普通的計數器技術已經很難滿足越來越高的時間分辨率的要求，而時間轉換電路能將時間間隔直接轉換成高精度的數字值，以實現較高的時間分辨率，從而提高鑒相精度。在本文ADPLL設計中，TDC可把檢測電路檢測出的相位差量化成高精度的數字信號，并送數字濾波器濾波進行相應的運算處理。其原理框圖如圖2所示。lt;E：＼王芳＼現代電子技術201502＼Image＼45t2.tifgt;

圖2 時間數字轉換電路原理框圖

其中CLK為高頻時鐘信號，CLKS為置位時鐘信號。置位模塊控制整個TDC電路的置位動作;環形移位寄存器和編碼器組成系統的細計數器部分;通用計數器作為系統的粗計數部分，決定電路的時鐘測量范圍;輸出邏輯電路將細計數部分與粗計數部分的輸出組合為最終的系統輸出。在初始狀態時，環形移位寄存器中的P7節點為高電平，其他節點（P6～P0）都為低電平。電路工作時，高頻時鐘上升沿使得高電平在8個電路節點中循環出現，故在測量時間結束時，由當前電路節點的狀態便可得知系統所經歷的高頻時鐘脈沖數量。編碼器對當前的節點狀態進行編碼并作為細計數部分的輸出。由圖2可知，通用計數器只在環形移位寄存器P7節點的上升沿出現時才進行計數，計數周期為高頻時鐘周期的8倍，完成從低位到高位的進位計數。輸出邏輯電路則是將粗計數部分與細計數部分組合成總的計數值，形成整個時間數字轉換電路的最終輸出信號[9]。

1.2 "雙邊沿觸發的數字環路濾波器

數字環路濾波器的主要作用是抑制噪聲及高頻分量，調節環路相位的校正速度和精度。傳統比例積分結構的數字環路濾波器需要一個周期性復位可逆計數器，以實現比例部分的運算操作，一個不可復位計數器來實現積分部分的運算操作，以及一個加法器將兩個計數器的值相加作為濾波器的輸出。兩路計數器的加減方向則是由數字鑒相器輸出的超前或滯后標志信號來控制。周期性可逆計數器部分相當于比例環節，不可復位計數器部分則相當于一個理想積分環節。而本設計方案提出的雙邊沿觸發的數字環路濾波器，只需要一個數據選擇器和一個累加器即可實現相同的功能。其原理框圖如圖3所示。這個累加器在輸入信號的上升沿到來時累加積分部分的數值，在輸入信號的下降沿到來時對比例部分的數值進行運算[10]。由此可見，雙邊沿觸發的環路濾波器與傳統的環路濾波器具有相同工作頻率和相同的系統傳輸函數，但是卻能有效地簡化電路結構以及減少電路延遲時間。

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圖3 雙邊沿觸發的DLF原理框圖

1.3 "測頻模塊與數控振蕩器

測頻模塊是通過在輸入信號的高電平期間對系統時鐘脈沖計數來實現，得到的輸出數值近似表示了系統時鐘與輸入信號頻率之間的倍數關系。在本系統設計中，測頻得到的數值賦值給雙邊沿觸發數字低通濾波器的積分模塊作為初始值，可大大加快系統鎖頻鎖相的速度。

本文的數控振蕩器部分采用的除N計數器式數控振蕩器，其分頻系數來自環路濾波器的輸出參數N，除N計數器對系統時鐘進行N分頻，得到ADPLL的輸出信號。由于環路濾波器的初始值與前饋鑒頻值有關，所以最快可以在一個輸入周期內鎖定頻率。

2 "全數字鎖相環的設計與仿真驗證

根據圖1所示的ADPLL的結構框圖，采用自頂向下的模塊化設計方法，用VHDL對全數字鎖相環的各個部件分別進行編程設計，最后對系統做綜合設計，并對該系統設計進行了仿真驗證。圖4為利用QuartusⅡ軟件所設計的新型寬頻域鎖相環的系統頂層電路圖。

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圖4 新型寬頻域全數字鎖相環的系統頂層電路圖

新型寬頻域鎖相環的系統仿真結果如圖5～圖8所示，其中clkin 為系統時鐘 ，gclk為TDC的高頻輸入時鐘，u1為系統輸入信號，u2為系統輸出信號。ni、np分別為環路濾波器積分部分與比例部分的控制參數。系統仿真結果表明：該鎖相環在兩個周期內可以實現頻率鎖定，最快可在10個左右輸入周期內實現相位鎖定，其鎖相范圍為800 Hz～1 MHz。

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圖5 輸入信號u1=800 Hz時序仿真圖

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圖6 輸入信號u1=50 kHz時序仿真圖

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圖7 輸入信號u1=500 kHz時序仿真圖

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圖8 輸入信號u1=1 MHz時序仿真圖

3 "結 "語

本文提出的新型寬頻域全數字鎖相環，在系統鑒相模塊中采用高精度時間數字轉換電路對相位誤差信號進行數值量化，有效的提高了鑒相精度。用雙邊沿觸發的數字比例積分控制電路替代了傳統的數字濾波電路。該鎖相環具有鎖相范圍寬、精度高、電路結構簡單和易于集成等特點，可以方便地嵌入到基于FPGA的數字控制系統和數字芯片中，適用于快速同步需求的場合。

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