基于FPGA的數字頻率計原理設計與實現

電子科技大學 張一鳴

引言

在電子技術領域內，頻率是一個最基本的參數，是指電子器件單位時間內完成周期性變化的次數。因此，為了更好測試器件性能和信號的質量，頻率測量就顯得尤為重要。隨著技術發展，對于頻率測量的需求越發顯著，測量技術也逐漸提升，市場上出現了具有多功能、高精度、高頻率的數字頻率計。在實際工程中，我們更加需要符合我們所要求測量精度的頻率計。因此，本文提出了一種能滿足一般測量精度要求（1Hz-100MHz)，并且成本低廉的數字頻率計的設計方案。本設計基于Xinl inx公司Spar t an3E系列的XC3S250E芯片，利用硬件描述語言VHDL 完成數字頻率計的設計，通過仿真，分析，綜合并最終下載到FPGA里面去實現。為了簡化設計，我們忽略輸入信號處理整形的部分，簡化鍵輸入部分，其余功能全部在一片FPGA芯片上實現。整個系統非常精簡，而且具有現場可更改性和性能可提升性。

1 數字頻率計的測量原理

1.1 頻率測量

計數式數字頻率計常采用直接測頻法來測量被測信號的頻率，頻率計的基本原理利用一個具有高穩定度頻率的時基信號對比所測量的輸入信號。這里的對比通常指利用時基信號所控制的閘門開計量被測信號。通常情況下，我們計量每秒內待測信號的脈沖個數，此時我們稱閘門時間為1S。閘門時間越長，得到的頻率值就準確，但會影響頻率顯示的刷新速率。具體工作原理如圖1所示。

首先，把被測信號①(以正弦波為例)通過放大整形模塊轉變成脈沖②(實際上變成方波即可)整形后方波頻率等于被測頻率,然后將它加到閘門輸入端。門控電路輸出信號④來控制閘門開、閉時間。通過十進制數字計數器，我們可以測量在閘門打開時間t內被計數的脈沖⑤的個數。門控信號的作用時間t 是非常準確的，以它作為時間基準(時基)，它由時基發生器提供。通過一個高穩定的石英振蕩器和數字分頻器，我們可以利用輸出的標準時間脈沖去控制門控電路形成門控信號。

圖1 數字頻率計頻率測量原理圖

1.2 周期測量

同樣可以采用直接計數的方法測量被測信號的周期，基本原理是利用被放大整形的輸入被測信號作為門控電路信號，控制閘門開閉的時間，計數在閘門打開時間內的時基信號。由于時基信號頻率和周期已知，我們便可以推知被測信號的周期和頻率。工作原理如下圖2所示。

圖2 數字頻率計周期測量原理圖

1.3 量程與精度問題

采用直接技術的方法測量被測信號的頻率或周期時，量程和所選的測量精度是相關的。因為本文所采用設計方法中為六位數碼管，在一定的閘門時間即測量精度限制下，其量程也有對應的范圍。具體量程與精度的關系如圖3所示。

圖3 數字頻率計周期測量量程與精度關系

1.4 數字頻率計誤差問題

由于本文所采用直接計數法設計數字頻率計，其測量頻率和測量周期的基礎誤差包括：時基誤差、計數誤差及觸發誤差。其中時基誤差指用直接計數法測量被測信號頻率或者周期時，因為作為標準量桿的時基信號并不能準確的反應時間基準而產生的誤差。這是因為頻率基準通常由晶振產生，因此時基誤差由晶振決定。當晶振產生的時基信號較真實信號有較大誤差時，其測量的頻率將產生巨大誤差。其次，計數誤差指由于閘門與被計數的脈沖不同步即閘門時間不會剛好是被計數的脈沖周期的整數倍而產生的誤差。從本質上講，在閘門打開的時間內，其計數值N表示的是一個把精度量化為1的整數部分，N所沒有包括的比值小數部分便成為計數誤差。最后，觸發誤差指的是在實際情況下，由于噪聲信號的干擾，會造成觸發誤差，使整形脈沖的位置發生變化。

綜上所示，數字頻率計的測量誤差一方面取決于閘門時間T打開時間的準確程度，另一方面取決于計數器計數精確程度。根據誤差合成方法可知：

對于計數誤差，若閘門開啟時間為T0而第一個計數脈沖出現在了Tx（如圖4所示情況T0＞Tx＞0的情況（），這時計數器計N個數（圖中N=6）；現在再來看圖4的情況，即趨近于0，我們可以想象又兩種可能的計數結果：第一個脈沖和第七個脈沖同時通過閘門，則計數為7。若兩個脈沖均未通過閘門則計數為5。因此計數誤差為。

圖4 計數誤差原理圖

因此可得：

式中T為閘門打開時間，fx為被測頻率。由公式可知，其最大誤差總是個計數單位，但是可以通過增加閘門時間T或者測量低頻的信號來減少 誤差對于頻率測量的影響。

對于時基誤差，取決于石英振蕩器提供的時基信號頻率的準確度來衡量閘門時間是否準確。若石英振蕩器的頻率為fc，分頻系數為k，則：

圖5 誤差曲線

綜上所述，可得如下結論：計數器直接測頻的誤差主要有兩項：即計數誤差和時基誤差。一般，總誤差可采用分項誤差絕對值合成，即：

圖7 實驗板原理圖

其合成曲線如圖5所示。由圖5可知，fx一定時，閘門時間T越長，測量精度越高。當T一定時候，測量頻率fx越高，則計數誤差越小，測量精度越高。但是隨著計數誤差的減小，時基誤差將對影響測量結果精度，并且以為極限。

圖6 設計原理框圖

2 數字頻率計設計方法

2.1 基本原理及框圖

數字頻率計的系統結構如圖6所示，本設計選擇了Xil inx Spar t an3E系列芯片，50MHz有源晶振、兩個個發光二極管、三位DIP開關、六位七段數碼管。為了滿足系統化模塊化設計的要求，我們在FPGA芯片中設計了10個模塊，它們分別是對被測信號放大整形的模擬電路、由石英振蕩器和數字分頻器構成的時基信號發生器、3個開關和閘門時間選擇電路以及小數點位置選擇電路、門控電路、閘門、數據鎖存器、掃面顯示的控制電路（包括掃面控制和顯示譯碼）、六位數碼管掃頻顯示電路、兩只LED指示閘門通斷和計數器溢出。結合實際實驗板的硬件條件，可以利用EDA軟件和VHDL語言在EEC-FPGA實驗板上完成頻率計的數字部分的設計與實現。實驗板原理圖如圖7所示。

根據基本設計原理框圖，可知各部分框圖功能，列舉如下。放大整形電路：放大被測信號并將其整形為方波脈沖，該方波脈沖經過閘門后送計數器計數。石英振蕩器：產生一個頻率(50MHz)高度穩定的信號送給分頻器分頻。分頻器：對石英振蕩器產生的信號進行分頻，得到1000Hz、100Hz 和10Hz三個基準頻率；同時1KHz 的信號作為掃描顯示譯碼模塊的時鐘，以產生掃描選擇信號。門控電路：門控電路在時間基準信號的控制下產生10倍基準頻率的門控信號GATE，門控信號有效時，閘門開通，計數器計數。當門控信號停止作用時，閘門關斷。此時，為了使計數結果能夠在顯示器上穩定的顯示，門控電路要產生一個鎖存命令Lat ch 使鎖存器鎖存計數結果。在計數結果鎖存以后，下一次計數開始以前，門控電路還要產生一個清零信號CLEAR 將計數器清零，以便重新計數。

2.2 ISE綜合仿真電路圖

該頻率計利用ISE軟件工作平臺進行編譯和綜合仿真后, 將程序下載到FPGA芯片中, 同時在硬件開發平臺上進行驗證。經實驗驗證, 該數字頻率計達到了設計要求。根據仿真模擬布線結果顯示，得出仿真綜合電路圖如圖8所示。

圖8 綜合仿真電路圖

3 結語

本文主要介紹了通過運用VHDL數字邏輯語言，完成基于FPGA的數字頻率計的設計與實現。同時闡述了頻率計的工作原理，設計方案以及各模塊的設計過程及其實現的功能對于信號的數字處理功能；利用硬件設計工具ISE和Model Sim 對方案進行了編譯，仿真，分析，綜合，并最終下載到FPGA芯片中，達到了頻率測量的目的。通過ISE綜合，Model Sim仿真，最終在XILINX EDA實驗板上實現了1Hz—100MHz頻率計數器的設計，其誤差在0.01%數量級，能夠較為精確的測量頻率。在測量頻率過程中我們應當選擇適當的檔位，使得測量結果更加精確，特別是溢出信號LED亮的時候，一定要選擇更高檔位來進行測量。

總之，本文所設計的基于FPGA芯片的簡易數字頻率計，具有體積小、重量輕、功耗低等特點并且具有很好的性能和可靠性和設計靈活性。

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