基于多鎖相環(huán)技術(shù)的寬頻帶小步進低相位噪聲頻率源設(shè)計

趙懷松

(中國電子科技集團公司第50研究所，上海 200331)

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基于多鎖相環(huán)技術(shù)的寬頻帶小步進低相位噪聲頻率源設(shè)計

趙懷松

(中國電子科技集團公司第50研究所，上海 200331)

分析了鎖相環(huán)基本工作原理和相位噪聲，采用多環(huán)路PLL技術(shù)成功設(shè)計了一種1 000～2 000 MHz小步進、低相噪頻率源。系統(tǒng)利用混頻、分頻的方法，有效降低輸入?yún)⒖碱l率源的相位噪聲，并滿足小步進鎖相要求，再使用低分頻比、大步進PLL實現(xiàn)最終的低相位噪聲輸出。經(jīng)過實測，設(shè)計的合成頻率源輸出步進為10 MHz，相位噪聲達到-120 dBc/Hz@10 kHz，滿足設(shè)計要求。

頻率合成；多環(huán)鎖相；相位噪聲

0 引 言

雷達、通信、電子戰(zhàn)等信息系統(tǒng)的大量應(yīng)用，使得現(xiàn)代戰(zhàn)場電磁環(huán)境越來越惡劣。雷達干擾接收機作為雷達對抗系統(tǒng)的一部分，在強干擾條件下提取微弱有用信號的能力是檢驗其性能高低的重要指標。頻率源作為雷達干擾接收機的“心臟”，其相位噪聲指標直接影響了系統(tǒng)有效提取有用信號的能力。

弱小的有用信號與鄰近的強干擾信號經(jīng)接收機混頻后會產(chǎn)生倒易混頻現(xiàn)象，尤其對于大動態(tài)、高選擇性的接收機，這種現(xiàn)象更加明顯。如果頻率源能夠在較寬的覆蓋頻帶范圍內(nèi)，全相參產(chǎn)生出低相噪的本振信號以及各種相參基準信號，那么可以有效減小倒易混頻現(xiàn)象,可提升雷達干擾接收機在大動態(tài)、高選擇性、寬頻帶捷變等方面的性能。

頻率源有自激振蕩源和合成頻率源，數(shù)字鎖相(PLL)式頻率源是合成頻率源的一種，其頻率穩(wěn)定度高，寄生雜波小，頻譜純，相位噪聲低[1]。一般單環(huán)PLL的頻率源相位噪聲可以滿足大多數(shù)條件下的使用，但對于大動態(tài)、高選擇性的雷達干擾接收機，需要更低的相噪。本文采用多環(huán)路PLL技術(shù)，設(shè)計了一種極低相位噪聲的頻率源，相比于單環(huán)PLL，其相位噪聲可提高至-120 dBc/Hz@10 kHz。

1 鎖相環(huán)頻率源基本原理

PLL頻率源原理框圖如圖1所示，其主要包含參考源、鑒相器(PFD)、數(shù)字分頻器(FD)、環(huán)路濾波器(LF)、壓控振蕩器(VCO)等。

VCO輸出信號v0(t)經(jīng)數(shù)字分頻器，得到vb(t)=v0(t)/N,輸入PFD，參考頻率源輸出的信號v1(t)經(jīng)參考分頻器分頻后與vb(t)進行相位比較，產(chǎn)生相位誤差電壓vd(t),經(jīng)環(huán)路濾波器濾除高頻成分和噪聲后的相位誤差電壓vc(t)，控制VCO，形成閉環(huán)反饋，使VCO輸出的信號與輸入信號的差拍頻率越來越低，直至頻差為零，環(huán)路進入“鎖定”狀態(tài)[2]。

圖1 鎖相環(huán)頻率源基本原理

2 相位噪聲的概念及度量

2.1 相位噪聲的概念

理想的正弦波形在頻譜上表現(xiàn)為單根譜線(如圖2所示)，但經(jīng)過噪聲對主譜的隨機調(diào)角，實際的信號頻譜表現(xiàn)出裙擺效應(yīng)(如圖3所示)，其表達式為：

v(t)=V0cosφ(t)=V0cos[2πf0+Δφ(t)]

(1)

式中:Δφ(t)為相位噪聲，它是由熱噪聲、散彈噪聲以及閃爍噪聲等引起的，會造成頻率源輸出信號的瞬時頻率或相位的隨機變化和起伏，是一個零均值隨機變量。

圖2 理想頻譜

圖3 裙擺效應(yīng)

相位噪聲造成的頻率瞬時起伏dΔφ/dt稱之為短期頻率穩(wěn)定(短穩(wěn))，是合成頻率源考量的主要指標之一[2]。

2.2 相位噪聲的度量

相位噪聲在時域一般用阿倫方差來度量，其表達式為[3]：

(2)

(3)

式中:τ為取樣時間;M為測量次數(shù)。

由于在時域使用阿侖方差分析相位噪聲計算復(fù)雜，所以一般在頻域中分析頻率源的相位噪聲，采用單邊帶噪聲功率譜密度來表征。

功率譜密度SΔφ(fm)定義為：

(4)

式中:B為測試有效帶寬;Δφ2為單一頻率產(chǎn)生的噪聲調(diào)相，定義為：

(5)

式中:Δφrms為Δφ(t)的統(tǒng)計值。

SΔφ(fm)的單位為rad2/Hz，其數(shù)學(xué)含義是Δφ(t)自相關(guān)函數(shù)的傅里葉變換，即：

(6)

定義相位噪聲單邊帶功率譜密度L(fm)為：

(7)

式中:f0為頻率源輸出頻率；PSSB(f0+fm)為f0+fm處的功率；Ps為主譜(f0)的功率;L(fm)的單位為dBc/Hz@fm。

可以證明，當Δφmax?1 rad時:SΔφ(fm)dB?3 dB+L(fm)dB。

時域的阿侖方差與頻域的相位噪聲譜密度之間的關(guān)系可以用下面的公式表達：

(8)

3 方案設(shè)計與相位噪聲分析

3.1 指標分析

設(shè)計的合成頻率源主要技術(shù)指標：

(1) 頻率范圍：1 000～2 000 MHz；

(2) 頻率步進：10 MHz；

(3) 相位噪聲：-120 dBc/Hz@10 kHz；

(4) 雜散抑制： -65 dBc；

(5) 諧波抑制： -30 dBc。

分析以上指標，其難點是需要在一個倍頻程的帶寬內(nèi)，相位噪聲達到-120 dBc/Hz@10 kHz。采用雙模前置分頻PLL頻率合成器，分析其理論的相位噪聲。

相位噪聲主要由參考源、鎖相環(huán)芯片、環(huán)路濾波器LF以及VCO引入。分析鎖相環(huán)芯片環(huán)路帶寬內(nèi)的相位噪聲，其公式為：

L(fm)=NP(1 Hz)+10lgfPD+20lgN

(9)

式中:NP(1 Hz)為鑒相器的1 Hz歸一化基底相噪;fPD為鑒相頻率;N為分頻比，并有:

fv=NfPD

(10)

按照設(shè)計指標要求，選用ADF4108作為鎖相環(huán)芯片，查詢芯片數(shù)據(jù)表，可知其歸一化基底相噪NP(1Hz)=-223 dBc/Hz，將輸出頻率2 000 MHz和頻率步進10 MHz代入公式(9)和公式(10)，可以計算出L(fm)=-107 dBc/Hz，達不到指標要求。另外，LF和VCO也會對環(huán)路帶寬內(nèi)的相位噪聲產(chǎn)生影響，實際相位噪聲會更差。

因此在參考源和PLL芯片的噪聲基底一定的條件下，不考慮環(huán)路濾波器和VCO對環(huán)路帶寬內(nèi)相噪的影響，決定單路PLL相噪的其實是fPD和N。在要求輸出頻率一定的條件下，提高fPD，降低分頻比N是提高相噪的唯一手段。但由于本項目要求的fPD=10 MHz，相對輸出頻率其步進太小。為此，設(shè)計了一種多環(huán)路鎖相環(huán)的方案，實現(xiàn)了小步進條件下極低相噪輸出。

3.2 電路設(shè)計

為了達到指標要求，采用一種混頻、分頻的多環(huán)路鎖相方案，其原理如圖4所示[4]。

圖4 多環(huán)鎖相框圖

PLL1和PLL2輸出不同頻率信號，經(jīng)混頻、濾波、分頻后，作為PLL3的參考源。PLL1采用ADI公司ADF4108，其特點是集成鑒相分頻器，可以小步進鎖相，但噪聲基底較高。如果只采用PLL1輸出1 000～2 000 MHz，步進為10 MHz，那么之前分析表明，其相噪達不到要求。采用混頻的方法，將PLL1的輸出頻率降低到100～530 MHz，那么其輸出相噪可大大降低。PLL2采用HITTITE公司的HMC440QS16G，其特點是噪聲基底較低，但不集成鑒相分頻器，所以其步進頻率就是輸入的參考源頻率。選擇適當?shù)妮敵鲱l率，使其輸出相噪符合要求。混頻器的特點是不惡化相噪，PLL1和PLL2輸出信號混頻后的相噪由其中最差的相噪決定。PLL3使用的也是HITTITE公司的HMC440QS16G，同樣其步進頻率就是輸入的參考頻率165～193 MHz，分頻比較小，因此可有效降低輸出相噪。為了得到合適的輸入?yún)⒖荚矗赑LL3之前使用分頻器(HMC705LP4)，將混頻輸出的頻率十五分頻，達到降低輸入信號相噪的目的。PLL1的小步進鎖相和PLL3的大步進鎖相相互配合，達到指標要求的1 000～2 000 MHz輸出頻率范圍，輸出步進達到10 MHz。同時，由于PLL3的分頻比小于分頻器的分頻比，使得PLL1的步進頻率大于10 MHz，其分頻比可以進一步較小，輸出相噪相對也會降低。

3.3 相位噪聲分析

3.3.1 參考頻率振蕩器

參考頻率振蕩器是整個合成頻率源的心臟，在參考頻率振蕩器的相位噪聲基底低于鎖相芯片噪聲基底的情況下，PLL的相位噪聲與鎖相芯片的噪聲基底NP(1 Hz)有關(guān)系，否則鎖相輸出的相位噪聲由參考頻率振蕩器的相位噪聲決定，因此在選擇參考頻率振蕩器時應(yīng)選擇相位噪聲較低的，一般選擇恒溫晶振。選取的晶振相位噪聲為-155 dBc/Hz@10 kHz。

參考頻率振蕩器的相噪估算公式：

L(fm)=Li(fm)+20lgN

(11)

式中:Li(fm)為輸入的參考頻率的相位噪聲;L(fm)為最終輸出的相位噪聲;N為輸出頻率與參考頻率的比值。

3.3.2 PLL1相噪分析

設(shè)計要求頻率源輸出的頻率為1 000～2 000 MHz，即PLL3輸出頻率，PLL3的輸入頻率范圍為165～193 MHz，其分頻比NPLLS=6～11，分頻器分頻比ND=1/15。頻率源要求輸出頻率步進fPDPLL3=10 MHz，那么負責小步進鎖相的PLL1頻率步進為：

(12)

計算可知fPDPLL1=13.6～25 MHz，PLL1的輸出頻率為100～530 MHz，因此PLL1的分頻比NPLL1=4～39。

根據(jù)公式(11)可以計算晶振引入的相位噪聲：L(fm)=L1(fm)+20lgN=-155+20lg(4～39)=-123.2～-142.9 dBc/Hz@10 kHz。

根據(jù)公式(9)可以估算PLL1噪聲基底引入的最大相位噪聲：

當fv=530 MHz，fPD=13.6 MHz時，L(fm)=PN(1 Hz)+10lgfPD+20lgN=-223+10lg(13.6×106)+20lg39=-119.8 dBc/Hz@10 kHz。

因此，PLL1的相位噪聲主要由其芯片噪聲基底決定，其單邊帶功率譜密度L(fm)=-119.8 dBc/Hz@10 kHz。

通過ADI的PLL仿真軟件對PLL1相噪進行仿真，結(jié)果如圖5所示。

圖5 PLL1相噪仿真

仿真的過程考慮到了鎖相環(huán)其他器件的影響，在輸出530 MHz時其單邊帶相噪功率譜密度為-118.0 dBc/Hz@10 kHz，與估算值接近。

3.3.3 PLL2相噪分析

PLL2的輸出頻率fv=3 000 MHz。由于使用的HMC440QS16G沒有集成鑒相分頻器，其鑒相頻率就是參考晶振的輸出頻率，即fPD=100 MHz。

根據(jù)公式(11)，計算參考晶振引入的相噪：L(fm)=Li(fm)+20lgN=-155+20lg3 000 100=-125.5 dBc/Hz@10 kHz。

根據(jù)公式(9)，計算HMC440QS16G噪聲基底引入的相噪：L(fm)=PN(1 Hz)+10lgfPD+20lgN=-233+10lg(100×106)+20lg300 100=-123.5 dBc/Hz@10 kHz。

同理，PLL2的相噪估算值為-123.5dBc/Hz@10kHz。

通過HITTITE的仿真工具，仿真PLL2的相噪結(jié)果如圖6所示。

圖6 PLL2相噪仿真

仿真結(jié)果顯示，PLL2在輸出頻率為3 000MHz時，其相噪為-123.4dBc/Hz@10kHz，與估算值接近。

3.3.4 混頻器的噪聲分析

理想混頻器的噪聲模型如圖7所示。

圖7 混頻器相噪模型

輸入射頻(RF)和本振(LO)混頻，經(jīng)過帶通濾波器后，得到：

Vicos(ωst+ωLt+Δφs+ΔφL)=VIcos(ωit+Δφi)

(13)

當相位抖動Δφs和ΔφL不相關(guān)時，輸出相噪的功率譜密度是二者相加：

SΔφt(fm)=DΔφs(fm)+SΔφL(fm)

(14)

分析可知，混頻器輸入相噪和本振相噪相同時，輸出相噪比輸入相噪惡化3dB；二者不相同時，輸出相噪由較差的一路決定。因此，采用混頻是提高頻率源輸出頻率，同時不惡化相噪的重要手段。如果混頻器輸入信號和本振信號相參，其混頻后的相噪與二者之間的相關(guān)系數(shù)有關(guān)，并優(yōu)于不相關(guān)信號混頻。對于本文，輸入與本振基于同一個參考晶振，屬于相關(guān)信號混頻。

基于以上分析，不考慮PLL1和PLL2輸出信號的相關(guān)性，僅以其中最差的相噪作為混頻器輸出相噪，估算的結(jié)果應(yīng)優(yōu)于實際結(jié)果。

如圖(4)所示，PLL1和PLL2輸出信號經(jīng)過混頻濾波后取上邊帶，取PLL1在530MHz時仿真結(jié)果作為混頻器輸出相噪，即L(fm)=-118.0 dBc/Hz@10 kHz。

3.3.5 分頻器的噪聲分析

分頻器的相噪理想數(shù)學(xué)模型如圖8所示。

圖8 分頻器理想噪聲模型

理想分頻后的相噪為：

Δφ0(t)=Δφi(t)/N

(15)

式中:N為分頻比。

分頻器輸出相噪為：

L0(fm)=Li(fm)-20lgN

(16)

由于分頻器存在底噪(觸發(fā)相位噪聲)，實際輸出的相噪可能達不到計算值。

如圖4所示，分頻器的輸入噪聲就是混頻器的輸出噪聲，使用的分頻比N=15，根據(jù)公式(16)，計算分頻器輸出相噪：L(fm)=Li(fm)-20lgN=-141.5 dBc/Hz@10 kHz。

本文使用的分頻器為HMC705LP4，其單邊帶相位噪聲為-153 dBc/Hz@10 kHz，小于上述計算值，因此不影響分頻器的輸出相噪。

3.3.6 PLL3的噪聲分析

分頻器的輸出作為PLL3的參考頻率源，頻率范圍為165～193 MHz，PLL3輸出為1 000～2 000 MHz。PLL3使用的也是HMC440QS16G，沒有集成鑒相分頻器，因此其fPD=165 MHz～193 MHz，那么N=6～11。

根據(jù)公式(11)，計算參考頻率源(分頻器輸出)引入的最大相噪：L(fm)=Li(fm)+20lgN=-141.5+20lg11=-120.7 dBc/Hz@10 kHz。

根據(jù)公式(9)，計算HMC440QS16G噪聲基底引入的相噪：L(fm)=NP(1 Hz)+10lgfPD+20lgN=-233+10lg(193×106)+20lg11=-129.3 dBc/Hz@10 kHz。

取估算值較大者，即PLL3的相噪估算值為-120.7 dBc/Hz@10 kHz。

仿真PLL3的相位噪聲，結(jié)果如圖9所示。

圖9 PLL3相噪仿真

仿真是在分頻次數(shù)最大時(N=11)的結(jié)果，其相噪為-120.84 dBc/Hz@10 kHz，與估算值相近，驗證了方案設(shè)計的可行性。PLL3的相位噪聲即是設(shè)計的頻率源相噪，其計算和仿真的結(jié)果表明方案滿足設(shè)計要求。

3.4 多環(huán)鎖定時間分析

低相噪會對PLL鎖定時間產(chǎn)生影響。PLL的鎖定時間可以表示為：

(17)

式中:Δf為起始頻差，即起始頻率和終止頻率的差值;ξ為阻尼系數(shù);Δ為頻率最小誤差;ωn為環(huán)路固有角頻率[5]。

從公式可知，環(huán)路帶寬越寬，鎖定時間越短。PLL對NfPD具有低通特性，對環(huán)路帶外的相噪具有抑制能力，環(huán)路帶寬越窄越好；對VCO噪聲具有高通特性，環(huán)路帶寬越寬抑制能力越強[5]。由于本項目希望達到最佳的相位噪聲系數(shù)而不重點考慮鎖定時間，因此取閉環(huán)帶寬內(nèi)相噪電平與VCO相噪電平的交叉點作為最佳的環(huán)路帶寬，其值一般不超過鑒相頻率fPD的十分之一，否則可能會導(dǎo)致環(huán)路不穩(wěn)定[6]。另外，本文設(shè)計的多環(huán)路PLL方案最后的PLL必須在前2個環(huán)路鎖定后才能鎖定，三者之間是串聯(lián)工作方式，因此系統(tǒng)的鎖定時間大于單環(huán)PLL鎖定時間。

在對鎖定時間有一定要求的應(yīng)用場合，可以采取多種方法提高鎖定時間，例如輔助鑒頻、動態(tài)環(huán)路帶寬、分頻比調(diào)節(jié)等方法，對于使用電荷泵鑒相器的PLL，可以增大充電泵的增益，增加電荷泵電流，提高鎖定速度。

4 測試結(jié)果

按照設(shè)計方案試制了合成頻率源，并使用頻譜儀對整機相噪系數(shù)等參數(shù)進行了測試，使用示波器對鎖定時間進行了測試，結(jié)果如表1所示。

表1 合成頻率源測試結(jié)果

測試結(jié)果表明，設(shè)計的頻率源在1 811 MHz 時的相噪最大，但也滿足系統(tǒng)指標要求；在1 000～2 000 MHz的輸出頻率范圍內(nèi)，其雜散抑制和諧波抑制等參數(shù)也能夠滿足系統(tǒng)指標要求。

5 結(jié)束語

本文針對大動態(tài)、高選擇性雷達干擾接收機對頻率源的要求，采用多環(huán)路PLL技術(shù)，成功設(shè)計了一種1 000～2 000 MHz小步進、低噪聲合成頻率源。系統(tǒng)利用混頻、分頻的方法，有效降低輸入?yún)⒖碱l率源的相位噪聲，并滿足小步進鎖相要求，再使用低分頻比、大步進鎖相的PLL實現(xiàn)最終的低相位噪聲輸出。實測結(jié)果表明，設(shè)計的合成頻率源輸出頻率步進為10 MHz時，其相位噪聲達到-120 dBc/Hz@10 kHz，滿足系統(tǒng)要求。本文介紹的方法對于不同頻段的小步進低相噪合成頻率源的設(shè)計具有一定的參考意義。

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Design of Wideband Little Step Low Phase NoiseFrequency Synthesizer Based on Multiple PLL Technology

ZHAO Huai-song

(The 50th Institute of CETC，Shanghai 200331，China)

This paper analyzes the basic operation principle and the phase noise of phase locked loop(PLL),uses multi-PLL technology to successfuly design a 1 000～2 000 MHz frequency synthesizer with little step and low phase noise.A mixer and a frequency divider are used in the synthesizer to reduce the phase noise of reference frequency source,and satisfy the request of little step phase lock,the final low phase noise signal is output by using the low frequency division ratio,large step PLL，through practical test，the output step of frequency synthesizer is 10 MHz,and the phase noise arrives at -120 dBc/Hz@10 kHz,which satisfies the request of design.

frequency synthesizer;multiple phase locked loop;phase noise

2015-06-01

TN974

A

CN32-1413(2015)04-0008-06

10.16426/j.cnki.jcdzdk.2015.04.003