基于靜電防護的TVS保護電路與電容保護電路的對比評估

孫紅艷++童瑞婷++謝偉

摘 要：針對靜電放電（ESD）電流對設備內部芯片造成的功能性破壞，該文基于靜電放電電流在電路板中傳導的電氣模型，并對靜電放電波形進行頻譜分析，分析表明靜電放電干擾含有大量高頻成分，豐富的高頻成分會干擾到設備的正常工作。然后，通過對比分析了典型的TVS電路和電容電路對ESD電流的抑制能力，并從理論和實驗進行分析驗證。實驗結果表明，兩者的濾波效果在頻域和時域兩個方面有著一定的差別。該文在此基礎上提出基于TVS和電容的芯片級保護方案，為產品的設計和整改提供借鑒。

關鍵詞：靜電放電 濾波 頻譜分析 靜電放電保護

中圖分類號：TN432 文獻標識碼：A 文章編號：1672-3791（2014）11（c）-0092-03

隨著半導體工藝的不斷發展，設備的工作電壓越來越低，隨之而來的ESD耐壓能力也越來越差，由于ESD導致的電子設備功能失效或損壞的情況頻頻出現[1]。TVS是一種新型高效電路保護器件，它具有極快的響應時間（亞納秒級）和相當高的浪涌吸收能力。當它的兩端經受瞬間的高能量沖擊時，TVS能以極高的速度把兩端間的阻抗值由高阻抗變為低阻抗，以吸收一個瞬間大電流，從而把它的兩端電壓箝制在一個預定的數值上，以保護后面的電路元件不受瞬態高壓尖峰脈沖的沖擊。傳統的電容濾波也可以起到ESD保護作用，相比于TVS，其特點是體積小，成本低，易更換，不用考慮結電容問題[2]。

1 靜電防護原理與建模

靜電放電通過兩種渠道在傳播，一種是感應的空氣放電；另外一種是傳導，感應的空氣放電主要防護措施是屏蔽，主要考慮結構等方面的問題；傳導的防護主要是吸收，一方面在入口處需要旁路低阻抗電路，另一方面需要對工作電壓進行嵌位。

GB17626.2中對ESD抗擾度試驗用的模型為HBM人體金屬模型，為150 pf典型值電容與人體電阻330 Ω串聯組成。為了精確得到實際的放電波形，還必須考慮分布參數的影響[3]。ESD發生器的電氣模型如圖1（a）所示。其中C1和R1為充電電容與充電電阻，C2與C3為發生器和放電部位的對地電容，L1和L2為自感，L3與R3為接地回路阻抗。

進行Simulink建模，并測量50 Ω負載上實際所受的干擾電壓，得到的仿真結果與實測結果的對比如圖1（b，c）所示。

FFT的計算結果與測量得到得頻譜對比如圖2所示。由此可見，ESD放電具有上升時間短、高電壓、大電流的特點，在電路頻域變換中我們看到靜電放電電流有將近1 GHz的帶寬。靜電放電干擾含有大量高頻成分，豐富的高頻成分會干擾到設備的正常工作。這對分析發生器性能和濾波器的設計有重要意義。

2 基于時域的TVS保護電路與電容保護電路

2.1 基于時域的TVS保護電路

建立如圖3所示的仿真模型，放電電壓為2 kV，可以得到理想TVS濾波后干擾電壓近似為一條直線，靜電放電電流幾乎被完全泄放，但實際中我們還需考慮泄流通路中寄生電感的影響。由于ESD電流具有很陡的上升沿，根據U=L·dI/dt，在負載端將產生很高的電壓過沖。對于TVS濾波，忽略TVS導通時的阻抗，根據公式（1），可以估算出負載端的電壓表達式為[4]：

其中，L為寄生電s感，。

若Ls=20 nh，此時的干擾電壓劍峰將達到200 V，如圖4所示。實際測得的波形如圖5（a）所示。

2.2 基于時域的電容保護電路

建立如圖3所示的仿真模型，放電電壓為2 kV，可以得到理想電容濾波后的干擾電壓呈指數光滑增長。實際電路中依然要考慮泄流通路中寄生電感的影響，實際測得的波形如圖5（b）所示。

2.3 對比分析

通過對比ESD被濾波前后，可以看出TVS與1uf電容均能達到很好的抑制效果。圖5中可以看到，TVS起到了對被保護器件的嵌位功能，干擾電壓由震蕩過渡到嵌位區，最后衰減至零，而電容濾波使干擾電壓迅速衰減至零。

3 基于頻域的TVS保護電路與電容保護電路

3.1 基于頻域的電容保護電路

設源阻抗和負載阻抗為50 Ω（匹配），考慮到實際電路電容寄生電感的存在，到達某一諧振頻率后電容便呈現感性，電容的濾波效果會隨著頻率增大而降低，即公式表示為：

運用矢量網絡分析儀測得的1 uf電容1 GHZ內S21參數（傳輸系數）如圖6（a）所示。（a）中10 MHz處是諧振頻率造成的轉折點。灰色區域是大于10 dB的衰減，對應頻譜圖中的100 MHz低頻段。

3.2 基于頻域的TVS保護電路

選用的TVS在1 GHz內S21參數測量如圖6（b）所示。圖中100 MHz處是諧振頻率造成的轉折點。灰色區域是大于10dB的衰減。

3.3 對比分析

100MHz低頻段是ESD電流頻譜的主要成分。而1 uf電容和TVS在100 MHz內都有大于10 dB的電壓衰減。由圖7的對比分析，1 uf電容和TVS都能對ESD電流的全頻段起到濾波作用。TVS的頻譜圖從16 dB處開始衰減，而電容的頻譜圖從8 dB處開始衰減，與1 uf電容相比，TVS在前50 MHz的濾波特性不如電容，但在50 MHz以后衰減的比電容略快。由于TVS在工作狀態下呈低阻抗，ESD的直流分量可以通過TVS泄放，而1uf電容的時間常數ζ很大，電容也可以泄放ESD的直流分量。

4 TVS與電容在電路中進行ESD保護的方案

對于某一芯片來說，ESD可能發生在I/O，Vss和Vdd上，在ESD電路設計中，既要防止ESD從信號端口進入芯片，又要防止ESD從源或地線上竄入設備內部[5]。如圖7所示，當ESD發生在地線上時，會使地線電壓提高，影響芯片正常工作。在源地之間并聯一個TVS和一個電容，既能為源端的ESD提供泄流路徑，也能保證源和地的電位差不發生突變。endprint

根據前面的描述，本文給出一種PCB布線中的ESD問題設計和整改方案，通過兩個低結電容的二極管將I/O端的ESD引到源或地上，TVS可以為源到地之間提供低阻抗泄放通道，用電容穩定源和地之間電位差，防止ESD通過地彈竄入芯片中。同時應盡量減少分流路徑的長度，以減少寄生電感的影響。如圖8所示。

5 結論

本文通過典型的1uf電容和TVS保護電路的對比，從頻域和時域兩個方面分析其各自的優劣性，通過仿真及實驗可以看出TVS和電容對ESD傳導電流都有著明顯的抑制能力，但卻有不同的抑制效果。兩者在頻域內對高次諧波的抑制有著微弱的差別，這意味著兩者仍然會泄露不同頻段的干擾成分進入芯片內部。該文最后提出一種簡單的芯片級ESD保護電路，利用TVS泄放大電流的特點和電容穩定電壓的作用，為產品設計和整改提供借鑒。

參考文獻

[1] 劉素玲，段平光，李霞，等.靜電放電模擬器電路建模分析[J].電波科學學報，2009，24（6）：1172-1178.

[2] Yoshida，Takahiro and Masui， Noriaki. A study on system-level ESD stress simulation using circuit simulator [J].In： Asia-Pacific International Symposium and Exhibition on Electromagnetic Compatibility： APEMC 2013.Barton， A.C.T.：Engineers Australia，2013：224-227.

[3] 國家質量技術監督局.電磁兼容實驗和測量技術靜電放電抗擾度實驗[S].中華人民共和國國家標準，2006.

[4] 國際電工委員會，IEC61000-4-2，靜電放電抗擾度實驗[S].國際標準，2008.

[5] Lin C Y， Chu L W， Tsai S Y，et al. Design of Compact ESD Protection Circuit for V-Band RF Applications in a65-nm CMOS Technology[J].Device and Materials Reliability，IEEE Transactions on， 2012，12（3）：554-561.endprint