基于FPGA的LED屏控制器設計

夏建雄?,陳海燕

(國防科學技術大學計算機學院,湖南長沙410073)

基于FPGA的LED屏控制器設計

夏建雄?,陳海燕

(國防科學技術大學計算機學院,湖南長沙410073)

通過對大型戶外全彩LED顯示屏的研究,基于FPGA設計了一種LED顯示屏的控制系統。該系統主要工作基于Altera公司提供的DE1開發板上進行設計,在Quartus II的軟件開發環境下,采用層次化設計,用Verilog HDL語言建立分頻時鐘模塊、數據采集和重組模塊、掃描驅動模塊,最后連接成一個整體的系統模塊,進行仿真和調試,完成FPGA控制系統的設計。通過SPI通信協議發送數據,完成了64×64的LED屏的圖形顯示,從而驗證了LED大屏幕的設計方法。本方案實現的顯示控制系統方法,滿足目前LED大屏幕區域顯示和高速處理圖像數據的要求,具有穩定性高、設計靈活等特點。

現場可編程門陣列;發光二極管;Verilog硬件描述語言;掃描驅動

1 引 言

早期及目前市場上出現的一些規模較小的LED顯示系統,一般都采用單片機作為主要的控制系統。一方面,單片機的驅動頻率較低,不能驅動高分辨率的LED全彩顯示屏。另一方面,對于LED全彩大屏幕來說,要求傳輸的數據量大、掃描速度快,對于傳統的單片機而言,由于內部資源少、運行速度慢,不能滿足系統要求。現在,一些大屏幕全彩顯示系統主要采用32位微處理器作為LED系統的核心控制芯片,但設計系統不夠靈活,在改變顯示屏的尺寸大小時,需要較大幅度地修改控制系統的設計,不利于提高開發效率。如果以FPGA作為主要控制器,不僅能夠用軟件編程來實現硬件功能、有效地簡化電路結構,速度很快;而且它的外接引腳資源豐富,擴展性較強[1-2]。因此,用一個FPGA和簡單的外圍電路就能控制LED大屏幕的顯示。

隨著微電子設計技術的不斷發展和工藝技術的提高,現場可編程器件的性能不斷提高,可靠性高、處理速度較快,集成度越來越高,使得FPGA能夠滿足高速視屏數據的處理能力,同時減小控制系統的體積。FPGA的設計靈活,根據項目的需要,采用Verilog HDL或VHDL語言來編程,靈活修改相應的應用程序即可滿足要求。采用FPGA方式控制,能夠實現在線升級,大大增加了設計的靈活性,同時也使得設計周期大大地縮短。

2 LED顯示屏的掃描方式

實驗所用的每塊LED都是由紅、綠、藍三基色組成的P10戶外全彩的單元板,單元板的模組分辨率是寬16點×高16點,每塊LED單元板采用兩個HUB75接口作為模組接口,12塊相同的JXI5020芯片作為LED單元板的驅動芯片,采用1/4的掃描驅動方式,恒流驅動刷新頻率大于300 Hz,可以保證攝像無抖動。因此該實驗單元板可以考慮1/4掃描方式、直線行走,一路數據帶4 行,共4路數據。

首先利用單片機進行數據輸入,測出數據走線方式。用二進制ABC來表示行選擇控制信號的輸入端,先將A＝0,B＝0,C＝0,從時鐘信號CLK輸入端給予一個時鐘信號,使DR1＝1,DR2＝0,DG1＝0,DG2＝0,DB1＝0,DB2＝0,按照JXI5020芯片的功能和時序,給予一定的控制信號,發現LED燈閃一下就熄滅。通過分析可知,由于單元板內部的PR4538芯片能夠實現和74HC123等效功能的單穩態電路,在行譯碼控制信號輸入停止跳變130 ms時,單穩態保護電路將起作用,整個電路處于保護狀態,關斷行譯碼信號的輸出。只有地址變化很快,才能讓使能信號OE起作用,從而看到顯示的信息。同理可對其他數據輸入端口進行測試,最終發現R1、G1、B1控制上8行的數據顯示、R2、G2、B2控制下8行的數據顯示。

根據單片機控制的LED數據顯示,可以知道數據走線方式如圖1所示:先將數據從第一行的第九列開始送入,送完八位數據后若再有數據送入,先前數據繼續從第五行的第九列開始送入。按如圖所示方式送入數據,經過32個時鐘周期后,數據最終送入如圖所示的兩行中。當32位數據完全輸入時,可將LE置高電平將數據傳入到32位的鎖存器,等數據穩定后,將OE置低電平,此時32位的并行數據輸出至驅動器進行控制顯示,再進行行信號切換,可將整個顯示屏數據進行顯示。

圖1 數據走線方式Fig.1 Arrangement method of the data

3 基于FPGA的控制設計

3.1 總體設計方案

本設計方案采用現場可編程邏輯器件(FPGA)EP2C20F484作為核心板來實現對LED顯示屏的控制,用16塊相同的單元模板組合成64× 64的顯示屏,設計好級聯方式進行控制。在時鐘和控制信號的作用下,按照地址從圖形、圖像存儲器中依次讀出數據,將讀出的數據在FPGA的控制下送入到LED顯示單元板,通過控制時鐘信號、使能信號及行選擇信號進行控制,最終在LED全彩顯示屏中進行顯示[3]。由于FPGA器件具有豐富的輸入輸出接口、內部邏輯及連線資源,可以采用Verilog HDL語言進行程序代碼編寫、仿真和調試過程。采用自頂向下的模塊化設計來設計基于FPGA的LED全彩顯示屏控制器。總體設計方案如下:

圖2 顯示屏設計方案Fig.2 Design scheme of the display screen

對大屏幕LED顯示屏來說,每列顯示的數據采用串行輸入的方式進行輸入,每行采用1/4的掃描方式進行掃描。每兩塊JXI5020芯片進行級聯,能夠實現32位的移位、鎖存和并行輸出的功能,所以列驅動器采用2個JXI5020進行顯示和驅動。在時鐘控制信號的作用下,數據從JXI5020的SDI端口一位一位地輸入,當兩行的所有16列數據傳送完后,輸出鎖存信號LAT并選通控制行信號,則第1行和第5行的各列數據就會可按照數據的要求進行顯示。當16行所有的數據掃描完一遍后,就完成了一個周期的信號掃描,隨后可以接著從第1行和第5行進行下一個周期的掃描,從而可以完成圖像數據的切換顯示,只要滿足掃描周期不超過10 ms,LED顯示屏就不會出現閃爍的現象[4－5]。

此次設計的關鍵技術問題:就是要處理好FPGA內部邏輯中各個模塊之間的問題,這將關系到LED顯示屏控制系統功能的實現。(1)數據的采集和重組,由其他芯片解碼出來的數據或由其他軟件提取出來需要顯示的數據,由于LED顯示屏數據走線方式的特殊性,需要將提取出來的數據進行重組,再將重組好的數據按照相對應的地址依次存入到存儲器中,便于后續數據的讀取。(2)LED顯示屏的掃描驅動模塊,這是設計的核心單元模塊。將存儲器中的并行數據轉化為串行數據、數據配合好時鐘信號進行發送以及顯示屏控制信號的產生,需要非常清楚LED顯示屏各個功能模塊的控制信號的功能和控制的時序。

費希爾上將和丘吉爾都不幸言中了石油之重。石油為這些機械和武器提供了動力資源。但是，石油對戰爭勝負的決定程度及戰爭對石油的依賴程度，卻是任何領導人都始料不及的。汽油用來給戰爭武器供應能量，從而使石油成為具有高度戰略意義的物資資源。以汽油發動機為核心的軍事裝備的使用，使石油在第一次世界大戰的舞臺上盡顯風流。從此之后，世界各國對石油的爭奪戰更是前所未有。

3.2 硬件部分設計

對于硬件模塊部分,本次設計的頂層系統模塊包括時鐘分頻模塊、數據采集和重組模塊和LED驅動顯示模塊。時鐘分頻模塊就是把接收到的FPGA內部50 MHz的時鐘輸入信號轉變為LED顯示模塊所需要時鐘信號[6]。LED顯示屏的顯示控制模塊,用來控制LED顯示屏的顯示控制。本次設計需要FPGA提供個輸入輸出接口32個引腳,如圖3所示[7]。

(1)數據總線24根;

(2)控制總線5根,分別是使能控制信號1根、數據鎖存信號1根、復位信號1根、時鐘控制信號2根;

(3)行片選信號2根。

圖3 FPGA的外圍電路Fig.3 Peripheral circuit of the FPGA

3.3 模塊部分設計

3.3.1 時鐘產生模塊

作為時序電路,大部分控制器都需要時鐘信號來提供時序信號。FPGA內部含有晶體振蕩器,通過自帶的晶振電路,可以提供時鐘信號。為了獲得工作需要的時鐘信號,往往要對內部提供的時鐘信號進行分頻或倍頻。晶振電路提供的時鐘信號,可以利用計數器或內部鎖相環進行分頻或倍頻。分頻器是時序電路中常用的一種電路,可以將系統提供的時鐘信號根據具體的要求分頻得到所需的時鐘控制信號。刷新頻率過低,就會感覺到閃爍現象,刷新頻率過高,會使顯示的數據不夠穩定,使得傳輸數據出現錯誤。為了使人眼感覺不到閃爍的現象且傳輸數據穩定無誤,顯示屏的刷新頻率至少要大于24 Hz,一般小于100 Hz。由于本次設計的顯示屏移位數據可以看成是128位的數據,相當于對24組數據同時輸入,進行1/4掃描,同時對4組顯示屏進行掃描驅動顯示,所以移位時鐘頻率的范圍為0.123～0.512 MHz。對FPGA內部提供的50 MHz時鐘信號進行300分頻,得到0.167 MHz的時鐘頻率,能夠滿足要求。

3.3.2 數據采集和重組模塊

對于64×64的LED全彩顯示屏,若要對一幅彩色圖像進行顯示,可以用Matlab編程按照一定的規律提取一幅圖片的信息,先提取紅、綠、藍各種顏色分量,然后根據各分量顯示數據的要求,將各分量的數據信號進行重組,組成128位的數據,將紅、綠、藍信號生成寬度為128位,深度為128位的mif文件。在Quartus II中添加工程文件,將mif文件導入到Quartus II中編譯,存儲到存儲器中,編寫Verilog HDL語言,再次采集和重組數據,通過掃描驅動控制將一幅全彩圖像完全顯示在LED大屏幕上。Matlab提取全彩圖像的部分程序如下:

3.3.3 LED驅動顯示模塊

本設計采用的是LED全彩戶外顯示屏,用JXI5020作為驅動電路完成串行到并行的數據轉換,APM4953為使LED燈電流信號放大功能的芯片,另外,由74HC138作為行選擇器。顯示屏的接口包括時鐘信號、串行數據輸入、行選擇信號、使能信號和鎖存信號。

驅動時序分析:由于LED全彩顯示屏掃描特性,輸入的數據先通過移位寄存器輸入到顯示屏,再進行并行驅動顯示。通過JXI5020驅動芯片將串行的數據轉換成并行的數據,待兩行整體數據發送完畢后,通過行選擇信號選擇該行導通,由74HC245芯片進行功率放大,由APM4953芯片進行驅動顯示。LED全彩顯示屏的模組中有時鐘信號線CLK、數據鎖存信號線LE、使能信號線OE、行選擇信號線A、B和R、G、B三個數據線[8]。

圖4 LED控制時序Fig.4 Control sequence of the LED

圖4為LED控制時序,利用FPGA控制存儲器每次讀取128個像素點的一個分量值,經過128個時鐘周期后將數據送入到顯示屏,當兩行的128位數據完全送完后,將LE置于高電平,就將數據輸出鎖存器,再將使能信號OE置低電平進行顯示,同時將行選擇信號加1,進行下兩行數據的輸入。當A、B加到4后進行清零,反復循環點亮顯示屏,由于人眼的惰性,可以看到顯示屏是持續亮著的,而不會出現閃爍現象。

顯示控制模塊對接收到的數據進行處理、重構,獲得需要的數據格式。然后產生合適的地址和控制信號,將數據發送到LED顯示屏進行驅動顯示,這部分控制電路是控制系統的核心部分。本次試驗用16塊16×16的單元模板組成,可以考慮將這些模組分成4組,每一組由4塊相同的單元板組成,對4組可以并行驅動顯示,每一組都是由16行組成的,因此需要對各行進行掃描。因為4組進行并行驅動,可以克服由于逐行掃描導致顯示時間不夠長,LED顯示亮度不夠高,也可以避免閃爍現象的出現[9]。

4 硬件驗證

4.1 LED單元板的JXI5020芯片功能仿真

根據JXI5020腳位圖、管腳說明及功能圖,可以知道JXI5020具有16位串行輸入并行輸出的移位、并行鎖存及三態輸出等一些功能。對于移位緩存器及鎖存器,都分別具有獨立的時鐘控制信號,在數據和時鐘信號的上升沿,數據可以移入到移位寄存器,待輸入完后,在LE鎖存信號的上升沿將數據進行鎖存,當OE為低電平時,數據將輸出到LED顯示屏中,因此在顯示每一行數據時還可以進行下一行數據的輸入準備,不會引起數據在傳輸過程中的沖突問題。將兩片JXI5020芯片進行級聯,可以使LE置低電平,OE置高電平,避免數據傳入至鎖存器,同時在時鐘信號的上升沿,從SDI端將串行數據輸入至32位的移位緩存器中,經過32個時鐘周期后,32位的輸入數據可以存入到移位緩存器中。此后將LE置高電平時,串行輸入數據會被傳入到32位的輸出鎖存器,等數據傳入至鎖存器中穩定后,可以將OE置低電平,此時32位的并行數據輸出至驅動器進行控制,通過R-EXT外接電阻控制輸出電流的大小。

首先要根據時鐘信號,產生滿足上述條件用來控制JXI5020芯片的使能信號OE和鎖存信號LE,每經過32個時鐘信號后,將LE從低電平切換到高電平,并且能夠在LE置高電平一段時間待數據輸入穩定后,再將OE置低電平。對32位移位寄存器進行時序仿真,結果如圖5所示。

從單塊LED顯示屏時序仿真可以看出,從SDI端輸入32位的數據,經過32個時鐘周期后,將有32位的數據從OUT端口輸出,從而驗證了該移位寄存器功能的正確性。

4.2 LED顯示屏整體功能驗證

整屏彩圖的顯示:對于64×64的全彩顯示屏,對一幅彩色圖像進行顯示,可以用Matlab編程按照一定的規律提取一幅圖片的信息,先提取紅、綠、藍三種顏色分量,然后根據各分量顯示數據的要求,將各分量的數據信號進行重組,組成128位的數據,將重組的數據存儲到存儲器中,在時鐘和控制信號的作用下,讀取存儲器中的圖像數據并對LED屏進行掃描驅動顯示,結果如圖6所示。

圖5 LED單元板時序仿真Fig.5 Timing simulation for the LED unit board

圖6 全彩圖像對比顯示結果(灰度圖)Fig.6 Comparison results of full color images display(Gray scale image)

第一幅圖為需要顯示的全彩原圖,第二幅圖為通過FPGA控制的LED屏顯示的全彩圖。通過左右兩圖的對比分析可知,該顯示屏基本上能夠顯示出原來圖像。通過上述圖像的顯示,可以驗證全彩LED顯示屏控制系統設計的正確性。

5 結 論

本文在研究了LED全彩顯示屏的原理和系統結構后,提出了以FPGA為核心的LED顯示屏控制器的全套設計方案。采用FPGA實現對系統進行驅動控制,進而控制LED全彩大屏幕的圖形、圖像的顯示。根據硬件的具體設計要求、功能,采用層次化設計多個獨立的單元模塊,利用Verilog HDL語言進行代碼的編寫、仿真及調試,最終實現了基于FPGA的LED屏控制器的設計。該控制方案的FPGA總功耗為129.04 m W,其中動態功耗58.24 m W,靜態功耗47.46 mW,輸入輸出接口功耗23.34 mW,功耗較低。本次設計使用的時鐘頻率僅為0.167 MHz,若用FPGA作為主控芯片來控制LED大屏幕的顯示,內部能夠提供高達50 MHz的時鐘控制信號,外部引腳資源豐富,不僅速度快,而且擴展性強,能夠滿足數據量大和高速處理大屏幕顯示的要求。

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Design of LED screen controller based on FPGA

XIA Jian-xiong?,CHEN Hai-yan

(School of Computer Science,National University of Defense Technology, Changsha 410073,China)

Through the study of the large outdoor full color LED display screen,a control system of LED display screen was designed based on FPGA.The system was designed on the platform of the Altera DE1 development board.In the software development environment of QuartusⅡ,a hierarchical design was applied.A complete system module consists of a frequency divided clock module,a module for data acquisition and reorganization,and a scan driver module with the use of the Verilog HDL language.Simulation and test were also conducted for the final FPGA control system.Moreover,the design of a LED large screen was also verified by using the SPI communication protocol to send data to realize the graphic display of a 64×64 LED screen.The display control system method of this scheme met the demand of current LED area of the large screen display and image data high-speed processing,having the characteristics of high stability,flexible design etc.

field programmable gate array;light emitting diode(LED);Verilog hardware description language;scan driver

TP873

:A

10.3788/YJYXS20153005.0838

1007-2780(2015)05-0838-06

夏建雄,男,(1989－),湖南邵陽人,碩士研究生,研究方向為微電子學與固體電子學,微處理器設計等。E-mail:jianxiongxiascu＠163.com

2014-11-19;

:2015-01-13.

?通信聯系人,E-mail:jianxiongxiascu＠163.com

陳海燕,女,(1967－),四川南充人,碩士,研究員,碩士生導師,主要從事微處理器設計,集成電路設計等方面的研究。