一種高Q值高階ΣΔ加速度計接口電路*

都文和 ，盛大鵬 ，王 婷

(1.齊齊哈爾大學 通信與電子工程學院，黑龍江 齊齊哈爾 161000；2.哈爾濱工業大學 航天學院，黑龍江 哈爾濱 150090)

0 引言

因為 Sigma-delta（Σ-Δ）MEMS微機械加速度計具有尺寸小、功耗低、可靠性高等特點，在國防軍事領域和民用市場都得到了廣泛的應用[1]。高性能的加速度計一般采用高品質因數（Q）的傳感器結構，在真空環境下具有較低的機械熱噪聲，靈敏度也較高，然而高Q值的加速度計具有不穩定、響應時間長等特點。對低階結構的高Q值加速計系統進行PID電學補償能夠提高系統的穩定性，但是在過采樣率不高的情況下，低階結構的高Q值加速度計接口電路性能往往受低頻量化噪聲限制，難以滿足應用需求[2-3]。提高過采樣率能夠一定程度上降低基帶內的量化噪聲對系統性能的影響，然而這對運放的帶寬提出了更高的要求，使得系統的功耗大大增加[4]。針對這一問題，本文設計了一種高階結構的高Q值閉環Σ-Δ加速度計接口電路，大大降低了數字接口電路基帶內的量化噪聲。為了保證該高階系統的穩定性，設計了一種前置補償器電路來提高電學阻尼，完成了PCB板級的開關電容（SC）電路。測試結果表明，設計的閉環高階加速度計不僅系統穩定，而且大大降低了基帶內的量化噪聲。

1 ΣΔ加速度計系統結構

微機械加速度計由敏感質量塊m借助于彈性元件附于固定支架上，其力學模型如圖1所示。

圖1 加速度計原理圖

當外加力施加到質量塊上時，質量塊受到了彈性力與阻尼力，其幅值分別與質量塊的位移、速度成正比，且與系統外力反向。由此可得加速度a(t)作為輸入變量、質量相對殼體位移 x(t)作為輸出變量的傳遞函數為：

高Q值加速度計敏感結構處于欠阻尼狀態，不加任何補償的閉環二階系統條件穩定[5]。在對高Q值二階系統進行電學補償以后，雖然系統穩定性提高，但也降低了系統的環路增益，使得系統對低頻噪聲的整形能力下降，影響輸出信號的性能。因此可以在后級增加電學調制器，提高系統的環路增益，加強加速度計系統對噪聲的整形能力。為使降低設計難度的同時獲取較高的性能，選取三階全反饋結構的電學調制器結構。基于該高Q值結構的ΣΔ加速度計系統結構模型圖如圖2所示，圖中包含機械結構的連續時間模型、機械結構的離散時間模型、前級電荷電壓轉換線性因子Ka、前置補償器、調制器、電壓力轉換因子Kg等模塊，另外還包括運放噪聲、開關噪聲等噪聲模塊。高階高Q值的加速度計系統類似于高階的電學調制器，存在系統穩定性的問題，因此需要合理設計后級電路參數，以確保系統穩定。圖3是圖2中的五階高Q值ΣΔ加速度計量化噪聲傳遞函數QNTF的根軌跡曲線，可以看出該高階系統是條件穩定的。當增加輸入信號的幅度使得量化器的增益小于0.545時，QNTF的根軌跡進入單位圓外，系統變得不穩定，因此該高階系統有一個輸入信號范圍。

圖3 NTF根軌跡圖

為了進一步驗證系統的穩定性，在MATLAB的Simulink環境下對該系統進行建模并進行瞬態仿真。給該加速度計系統施加一個模擬的正弦加速度信號，系統采樣頻率為 250 kHz，輸入信號幅度為-7.56 dBFS(1 g)，頻率為61.035 Hz，帶寬為 1 kHz。各級積分器的輸出統計圖如圖4所示，可以看出，系統在輸入大信號時各級積分器輸出擺幅較小，系統穩定。圖5是其一位量化器輸出的頻譜圖，仿真結果表明，該加速度計系統低頻噪聲較小，在 1 kHz帶寬內信噪失真比約為107 dB，能夠達到17 bit的有效精度。

圖4 積分器輸出柱狀圖

2 閉環電路設計

本文整個閉環電路原理圖如圖6所示，將機械結構部分等效成兩個可變電容CS1和CS2。接口電路部分包括低噪聲前級電荷放大器、后級采樣和保持電路、前置相位補償器電路、三階調制器電路以及一位DAC電路。前級低噪聲電荷放大器和采樣保持電路借鑒參考文獻[6]的設計原理，采用電容檢測和電壓反饋分時復用的方法來防止反饋信號和檢測信號的互相干擾[7]。這里設計了一種無源相位補償器電路進行結構的電學補償[8]。

圖5 行為級建模仿真結果

圖6 五階閉環ΣΔ加速度計接口電路原理圖

圖6中如果選取電容 C2=C3=αC1，則相位補償器的傳遞函數為：

其中，α表示補償器的補償深度，較大的α值能夠給系統提供較大的相位裕度，提高穩定性，但同時也犧牲了一定的增益。對于高階系統，前級增益的下降可以通過后級增益進行調整，因此系統的噪聲整形能力得到保障。三級調制器電路的采樣電容和反饋電容共用，電路結構簡單，且不會增加熱噪聲和運放的負載。調制器輸出控制一位DAC反饋的開關，決定反饋電壓的極性。

3 電路測試驗證和分析

上述的設計思路和電路原理圖已經通過軟件進行了仿真和驗證，然后設計PCB來進行實驗驗證。PCB檢測電路是基于高精度低噪聲運放OPA2209和模擬開關ADG1233進行實驗設計。時鐘部分由FPGA產生來控制模擬開關工作。采樣得到的數字碼流經過MATLAB程序進行處理，從頻譜圖中可以看出系統的噪聲特性。為了對比高階結構和低階結構對低頻噪聲整形能力的不同，分別測試了基于結構本身的二階閉環加速度計和基于三階調制器結構的五階閉環加速度計系統。兩次測試的采樣頻率和采樣點數一致，測試結果分別如圖7和圖8所示。

圖7 二階閉環加速度計PCB測試結果

圖8 五階閉環加速度計PCB測試結果

從圖7的頻譜圖中可以看出，結構本身具有一定的噪聲整形能力，但是由于結構本身的低頻增益較低，系統階數不高，對于量化噪聲的整形能力有限。圖8的測試結果顯示，當采用高階結構以后，低頻帶內的量化噪聲得到大大的降低，系統的噪聲整形能力得到很大的提高。系統靈敏度為1.25 V/g，低頻等效加速度輸入噪聲約為63μg/Hz1/2。模擬開關的導通電阻和饋通效應、PCB測試板的寄生參數等都會惡化系統的整體性能。通過圖7和圖8測試結果的對比可以發現，設計的基于高Q值高階結構的加速度計經過電學補償以后系統穩定，工作正常，相對于二階結構，其對傳感器帶內量化噪聲的抑制能力大大提高。

4 結論

針對低階高Q值加速度計系統較高的量化噪聲問題提出了一種高階高Q值ΣΔ電路。通過建模分析，驗證了提出的帶前置補償器的高階高Q值加速度計系統的穩定性，同時對該加速度計系統進行了電路設計和實驗驗證。測試結果表明，基于前置補償器的高階高Q值加速度計電路系統穩定，該高階結構大大降低了傳感器帶內的量化噪聲，提升了系統的性能。

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