基于FPGA的嵌入式加固系統設計

王璐+楊瑞強

摘 要： 針對空間輻照環境，設計了一款基于FPGA平臺抗輻照加固嵌入式系統。通過對存儲單元進行三模冗余設計和（12，8）漢明碼EDAC編碼設計進行加固。對MC8051 IP核、I2C IP核、判決器，EDAC編碼解碼器等模塊進行部分動態可重構設計。使用ICAP接口進行回讀對比和動態可重構操作。系統配置后，定時對其進行回讀對比。當檢測到FPGA發生單粒子翻轉時，采用部分重配置消除單粒子影響，使系統恢復正常。

關鍵字： 抗輻照； 三模冗余； EDCA； 動態重構； ICAP

中圖分類號： TN91?34 文獻標識碼： A 文章編號： 1004?373X（2014）18?0117?04

Design of anti?radiation embedded hardened system based on FPGA

WANG Lu， YANG Rui?qiang

（Lanzhou Institution of Physics， Lanzhou 730000， China）

Abstract： For the space radiation environment， an anti?radiation embedded hardened system based on FPGA is designed in this paper. The anti?radiation system is hardened by triple modular redundancy （TMR） design of memory units and Hamming Code（12，8）EDAC coding design. The partial dynamic reconfiguration design of MC8051 IP core， I2C IP core， decision device and EDAC codec modules was conducted. ICAP interface was used for readback contrast and dynamic reconfiguration operation. When SEU occurrence of FPGA is detected， partial reconfiguration is used to eliminate the single?particle impact， so as to make the system return to normal.

Keywards： radiation resistence； triple modular redundancy； EDAC； dynamic reconfiguration； ICAP

0 引 言

航天器在外太空飛行，一直處于帶電粒子構成的空間輻射環境中?？臻g輻射環境中的高能質子、中子、粒子、重離子等都能導致航天器電子系統中的半導體器件發生失效，錯誤等故障，嚴重影響航天器的可靠性和壽命。據美國國家地球物理數據中心統計，自1971—1986年間，美國發射的39顆同步衛星，發生的故障共1 589次，其中由于各種輻射效應引起的故障達1 129次，占故障總數的71%，單粒子效應又占了輻照故障的55%。中國空間科學技術研究院的統計了我國6顆同步衛星中的故障原因，空間輻射環境引起的故障在總故障中的比例[1]也達到了40%。這些數據表明輻射效應是航天器發生故障的重要原因，是航天應用集成電路中需要解決的主要問題。

星載平臺為了提高處理速度和綜合性能，越來越多采用高密度SRAM型FPGA。SRAM型FPGA的配置存儲器單元及LUT存儲單元比較敏感，容易受單粒子效應影響。當配置存儲單元發生失效將導致FPGA功能持久失效（直到重新配置成功）。LUT存儲單元發生單粒子翻轉會使得FPGA邏輯功能出現變化，使得配置邏輯與用戶描述邏輯不一致。

1 系統設計

本文針對單粒子效應對FPGA的影響，設計一款抗輻照加固的嵌入式系統，系統框圖如圖1所示。

圖1 系統框圖

系統核心模塊是MC8051 IP CORE，是由Oregano Systems公司開發的一款開源8051 IP核，其具有全可綜合同步時鐘設計，指令集完全兼容標準8051微控制器，優化架構使得操作碼達到每操作碼1～4個時鐘，外圍定時器、計數器及串口單元可根據需要定制等特點。在其外圍配置4 KB的ROM，4 KB的RAM，以及16 KB的RAMX。系統中選用的I2C IP Core 由Open Cores維護，遵守Wishbone總線協議，編寫一個8051到Wishbone轉換接口將MC8051核與I2C核連接起來。因為只需要連接一個I2C模塊，所有遵從Wishbone點到點連接模式，不需要另外設計仲裁器。構成統一的嵌入式系統。系統配置后，定時對其進行回讀對比。當檢測到FPGA發生單粒子翻轉時，采用部分重配置消除單粒子影響，使系統恢復正常。因為對BRAM或SRL16回讀有可能導致FPGA鎖死，設計中不對存儲模塊進行回讀對比，對RAMX做（12，8）漢明碼的EDAC設計，對RAM做三模冗余設計，為保證時序正確，未對ROM部分做加固設計。

2 加固設計實現

2.1 TMR設計

三模冗余是指將目標部件復制相成同的三個目標部件來實現一個目標部件的功能，三個目標部件最終將通過一個判決器來判斷目標部件的正確狀態。它利用的是相同一組部件同時出現錯誤概率較小的原理來實現可靠性的提高。

對片內RAM做三倍冗余加固有助于提高抗輻照性能。具體實現如圖2，圖3所示，圖2為RAM三模冗余的頂層視圖，圖3為判決器門級視圖。

圖2 RAM三模冗余

2.2 EDAC漢明碼編碼設計

錯誤檢測糾正編碼是提高存儲系統的可靠性的一種常用技術，將用于存儲器的糾錯編碼技術引入芯片內部，自動檢測并糾正錯誤。這種方案不需要芯片外部提供額外的測試和糾正錯誤等環節，對可靠性有明顯改進。

EDAC有多種編碼技術，不同的編碼技術有不同的檢錯和糾錯能力。本文選擇使用[12，8]擴展漢明碼編碼來對RAMX模塊加固。即增加4位校驗位，能夠實現8位數據的2位查錯，1位糾錯。

圖3 TMR判決器

設8位數據為D7～D0，4位校驗位為C3～C0，伴隨向量為S3～S0。則C3～C0為：

[C3=D7⊕D6⊕D5⊕D4C2=D7⊕D3⊕D2⊕D1C1=D6⊕D5⊕D3⊕D2⊕D0C0=D6⊕D4⊕D3⊕D1⊕D0]

伴隨向量S3～S0為：

[S3=D7⊕D6⊕D5⊕D4⊕C3S2=D7⊕D3⊕D2⊕D1⊕C2S1=D6⊕D5⊕D3⊕D2⊕D0⊕C1S0=D6⊕D4⊕D3⊕D1⊕D0⊕C0]

其伴隨向量與出錯位置的對應關系如表1所列[2]。

表1 對應出錯關系表

設計狀態機完成EDAC編碼解碼功能。當系統對RAMX進行寫操作時，EDAC模塊首先將地址鎖存，對數據進行編碼處理，然后下一個時鐘沿到來將編碼后數據輸出給RAMX。當系統讀取RAMX中數據時，數據首先被讀取到EDAC模塊中并分別鎖存，進而對數據進行譯碼操作，如果無誤則將譯碼后數據輸出給系統，如果有錯過，EDAC模塊將對錯誤進行糾正，并分別將糾正后數據發送系統和RAMX。狀態機流程如圖4所示。

為了滿足時序RAMX和EDAC模塊時鐘應是主時鐘的5倍，對外部時鐘做5分頻，再分別對應送入各個模塊。

圖4 狀態機設計圖

3 部分動態可重構設計

動態重構時選擇性的對可編程邏輯器件上的部分資源進行重配置，而不影響其器件上的其他資源。在重配置過程中芯片仍然工作，系統建立新的邏輯過程中，未被重配置部分的邏輯功能仍然正常，即系統的邏輯功能在時間上是動態連續的。

Xilinx Virtex系列 FPGA中內部帶有內部配置訪問接口ICAP， 能對FPGA進行讀/寫操作，該類配置方式與Slave SelectMAP相似[3]。通過 ICAP 內部訪問配置端口對 FPGA 進行高速的局部重配置，大大提高了可重構系統的性能。通過一個簡單的狀態機邏輯電路將部分比特流從FLASH中提取出來，然后數據通過端口送到ICAP進行比對，重配置等功能。

HWICAP 核是 Xilinx EDK 開發工具提供的一種將ICAP原語封裝的 IP核，HWICAP 核包括內部訪問配置端口 （Internal Configuration Access Port，ICAP）、塊RAM（BlockRAM），以及相應的配置控制器[4]。BRAM 相當于配置存儲器的緩存，用于存儲從 FLASH中提取的局部重構模塊的比特流文件或者從配置存儲器讀取的FPGA配置信息。

4 局部重構設計和實現流程

4.1 模塊設計和綜合

首先對整個設計進行劃分，包含一個靜態任務子集和一個動態任務子集，如圖5所示將MC8051 CORE，I2C core及判決器，編碼器部分做為動態模塊，將HWICAP，存儲模塊，控制邏輯模塊等作為靜態模塊[5]。完成頂層模塊設計輸入和綜合，完成各個子模塊的設計輸入，綜合時子模塊禁止插入I/O。

圖5 重配置框圖

4.2 初始預算

對設計進行全局區域布局，劃分動態可重構區域及靜態區域。完成頂層模塊和各個子模塊的時序約束，完成各個模塊區域約束及輸入/輸出約束。

4.3 模塊激活

對每一個子模塊進行激活實現，將初始預算中作為“黑盒”處理的的子模塊用具體功能的網表文件替代完成設計[6]。對每個子模塊內部邏輯進行單獨約束。動態可重構模塊需要單獨被綜合實現。

4.4 合并階段

結合頂層模塊將各個子模塊合并，生成一個包含靜態模塊和動態可重構模塊的完整的設計。在這個階段，軟件會優化掉模塊間沒有啟用的信號，優化整體系統性能。

4.5 下載實現

完成整體布局布線之后，分別生成整個設計的全局配置文件和局部動態可重構模塊的配置文件。使用XILINX 的iMPACT工具將配置文件下載到FPGA中實現設計。將局部動態可重構模塊配置文件拷貝到片外FLASH中，以完成后續動態可重構操作。

5 容錯處理流程

系統上電后，開始正常工作，控制邏輯通過ICAP接口回讀比較FPGA中的配置位信息與FLASH中是否一致，如果一致，系統繼續工作，如果不一致，判斷為FPGA配置位發生單粒子翻轉，通過ICAP讀取FLASH中部分動態可重構配置文件完成動態重構操作，消除單粒子效應對系統的影響。容錯處理流程見圖6。

6 仿真驗證

對整個系統做仿真驗證，驗證加固后設計是否滿足時序要求，與初始設計時序是否一致。

部分代碼如下：

這是一條簡單的匯編程序，首先清零RAM，然后對累加器A和R0分別賦值0，然后相加再寫入A，最后用A減去20，如果為零則跳轉到下一條程序，如果非0，則對P1賦值2，并跳出程序。以此類似，遍歷所有標準51指令集。

MOV P1，#127 ； //All instructions passed

圖6 容錯處理流程

當所有程序都正常完成，對P1賦值127，結束程序。仿真結果如圖7示，驗證無誤，與預期結果一致。

7 結 語

本文通過FPGA平臺設計一款抗輻照加固嵌入式系統，通過對存儲單元進行三模冗余設計和8位漢明碼EDAC編碼設計進行加固。對MC8051 IP核，I2C IP核、判決器，EDAC編碼解碼器等模塊進行部分動態可重構設計。通過加固設計后的系統在空間環境中的應用范圍將大大擴大。通過仿真的手段對系統功能和時序進行了驗證。但是對于加固的性能還沒有進行論證，需要在進一步的工作中完成抗輻照能力驗證。

圖7 仿真波形

參考文獻

[1] 劉必慰.集成電路單粒子效應建模與加固方法研究[D].長沙：國防科技大學，2009.

[2] 周盛雨，陳曉敏.一種糾錯編碼器的實現[J].電子技術，2003（3）：10?12.

[3] Xilinx Inc. Xilinx defense and aerospace presentation [EB/OL].[2011?10?06]. http：//www.xilinx.com/publication/prod_mktg/MilAero.pdf.

[4] Xilin x Inc. Virte x?II platform FPGA user guide [EB/OL]. [2007?11?05]. http//www.xilinx.com/support/documentation/user_guides/ug002.pdf.

[5] 周秀娟，葉榮潤.Virtex?Ⅱ系列FPGA的回讀與部分重配置 [J].現代電子技術，2012，35（13）：159?161.

[6] 馬寅.航天用SRAM型FPGA抗單粒子翻轉設計[J].航天器環境工程，2011（6）：551?555.

圖2 RAM三模冗余

2.2 EDAC漢明碼編碼設計

錯誤檢測糾正編碼是提高存儲系統的可靠性的一種常用技術，將用于存儲器的糾錯編碼技術引入芯片內部，自動檢測并糾正錯誤。這種方案不需要芯片外部提供額外的測試和糾正錯誤等環節，對可靠性有明顯改進。

EDAC有多種編碼技術，不同的編碼技術有不同的檢錯和糾錯能力。本文選擇使用[12，8]擴展漢明碼編碼來對RAMX模塊加固。即增加4位校驗位，能夠實現8位數據的2位查錯，1位糾錯。

圖3 TMR判決器

設8位數據為D7～D0，4位校驗位為C3～C0，伴隨向量為S3～S0。則C3～C0為：

[C3=D7⊕D6⊕D5⊕D4C2=D7⊕D3⊕D2⊕D1C1=D6⊕D5⊕D3⊕D2⊕D0C0=D6⊕D4⊕D3⊕D1⊕D0]

伴隨向量S3～S0為：

[S3=D7⊕D6⊕D5⊕D4⊕C3S2=D7⊕D3⊕D2⊕D1⊕C2S1=D6⊕D5⊕D3⊕D2⊕D0⊕C1S0=D6⊕D4⊕D3⊕D1⊕D0⊕C0]

其伴隨向量與出錯位置的對應關系如表1所列[2]。

表1 對應出錯關系表

設計狀態機完成EDAC編碼解碼功能。當系統對RAMX進行寫操作時，EDAC模塊首先將地址鎖存，對數據進行編碼處理，然后下一個時鐘沿到來將編碼后數據輸出給RAMX。當系統讀取RAMX中數據時，數據首先被讀取到EDAC模塊中并分別鎖存，進而對數據進行譯碼操作，如果無誤則將譯碼后數據輸出給系統，如果有錯過，EDAC模塊將對錯誤進行糾正，并分別將糾正后數據發送系統和RAMX。狀態機流程如圖4所示。

為了滿足時序RAMX和EDAC模塊時鐘應是主時鐘的5倍，對外部時鐘做5分頻，再分別對應送入各個模塊。

圖4 狀態機設計圖

3 部分動態可重構設計

動態重構時選擇性的對可編程邏輯器件上的部分資源進行重配置，而不影響其器件上的其他資源。在重配置過程中芯片仍然工作，系統建立新的邏輯過程中，未被重配置部分的邏輯功能仍然正常，即系統的邏輯功能在時間上是動態連續的。

Xilinx Virtex系列 FPGA中內部帶有內部配置訪問接口ICAP， 能對FPGA進行讀/寫操作，該類配置方式與Slave SelectMAP相似[3]。通過 ICAP 內部訪問配置端口對 FPGA 進行高速的局部重配置，大大提高了可重構系統的性能。通過一個簡單的狀態機邏輯電路將部分比特流從FLASH中提取出來，然后數據通過端口送到ICAP進行比對，重配置等功能。

HWICAP 核是 Xilinx EDK 開發工具提供的一種將ICAP原語封裝的 IP核，HWICAP 核包括內部訪問配置端口 （Internal Configuration Access Port，ICAP）、塊RAM（BlockRAM），以及相應的配置控制器[4]。BRAM 相當于配置存儲器的緩存，用于存儲從 FLASH中提取的局部重構模塊的比特流文件或者從配置存儲器讀取的FPGA配置信息。

4 局部重構設計和實現流程

4.1 模塊設計和綜合

首先對整個設計進行劃分，包含一個靜態任務子集和一個動態任務子集，如圖5所示將MC8051 CORE，I2C core及判決器，編碼器部分做為動態模塊，將HWICAP，存儲模塊，控制邏輯模塊等作為靜態模塊[5]。完成頂層模塊設計輸入和綜合，完成各個子模塊的設計輸入，綜合時子模塊禁止插入I/O。

圖5 重配置框圖

4.2 初始預算

對設計進行全局區域布局，劃分動態可重構區域及靜態區域。完成頂層模塊和各個子模塊的時序約束，完成各個模塊區域約束及輸入/輸出約束。

4.3 模塊激活

對每一個子模塊進行激活實現，將初始預算中作為“黑盒”處理的的子模塊用具體功能的網表文件替代完成設計[6]。對每個子模塊內部邏輯進行單獨約束。動態可重構模塊需要單獨被綜合實現。

4.4 合并階段

結合頂層模塊將各個子模塊合并，生成一個包含靜態模塊和動態可重構模塊的完整的設計。在這個階段，軟件會優化掉模塊間沒有啟用的信號，優化整體系統性能。

4.5 下載實現

完成整體布局布線之后，分別生成整個設計的全局配置文件和局部動態可重構模塊的配置文件。使用XILINX 的iMPACT工具將配置文件下載到FPGA中實現設計。將局部動態可重構模塊配置文件拷貝到片外FLASH中，以完成后續動態可重構操作。

5 容錯處理流程

系統上電后，開始正常工作，控制邏輯通過ICAP接口回讀比較FPGA中的配置位信息與FLASH中是否一致，如果一致，系統繼續工作，如果不一致，判斷為FPGA配置位發生單粒子翻轉，通過ICAP讀取FLASH中部分動態可重構配置文件完成動態重構操作，消除單粒子效應對系統的影響。容錯處理流程見圖6。

6 仿真驗證

對整個系統做仿真驗證，驗證加固后設計是否滿足時序要求，與初始設計時序是否一致。

部分代碼如下：

這是一條簡單的匯編程序，首先清零RAM，然后對累加器A和R0分別賦值0，然后相加再寫入A，最后用A減去20，如果為零則跳轉到下一條程序，如果非0，則對P1賦值2，并跳出程序。以此類似，遍歷所有標準51指令集。

MOV P1，#127 ； //All instructions passed

圖6 容錯處理流程

當所有程序都正常完成，對P1賦值127，結束程序。仿真結果如圖7示，驗證無誤，與預期結果一致。

7 結 語

本文通過FPGA平臺設計一款抗輻照加固嵌入式系統，通過對存儲單元進行三模冗余設計和8位漢明碼EDAC編碼設計進行加固。對MC8051 IP核，I2C IP核、判決器，EDAC編碼解碼器等模塊進行部分動態可重構設計。通過加固設計后的系統在空間環境中的應用范圍將大大擴大。通過仿真的手段對系統功能和時序進行了驗證。但是對于加固的性能還沒有進行論證，需要在進一步的工作中完成抗輻照能力驗證。

圖7 仿真波形

參考文獻

[1] 劉必慰.集成電路單粒子效應建模與加固方法研究[D].長沙：國防科技大學，2009.

[2] 周盛雨，陳曉敏.一種糾錯編碼器的實現[J].電子技術，2003（3）：10?12.

[3] Xilinx Inc. Xilinx defense and aerospace presentation [EB/OL].[2011?10?06]. http：//www.xilinx.com/publication/prod_mktg/MilAero.pdf.

[4] Xilin x Inc. Virte x?II platform FPGA user guide [EB/OL]. [2007?11?05]. http//www.xilinx.com/support/documentation/user_guides/ug002.pdf.

[5] 周秀娟，葉榮潤.Virtex?Ⅱ系列FPGA的回讀與部分重配置 [J].現代電子技術，2012，35（13）：159?161.

[6] 馬寅.航天用SRAM型FPGA抗單粒子翻轉設計[J].航天器環境工程，2011（6）：551?555.

圖2 RAM三模冗余

2.2 EDAC漢明碼編碼設計

錯誤檢測糾正編碼是提高存儲系統的可靠性的一種常用技術，將用于存儲器的糾錯編碼技術引入芯片內部，自動檢測并糾正錯誤。這種方案不需要芯片外部提供額外的測試和糾正錯誤等環節，對可靠性有明顯改進。

EDAC有多種編碼技術，不同的編碼技術有不同的檢錯和糾錯能力。本文選擇使用[12，8]擴展漢明碼編碼來對RAMX模塊加固。即增加4位校驗位，能夠實現8位數據的2位查錯，1位糾錯。

圖3 TMR判決器

設8位數據為D7～D0，4位校驗位為C3～C0，伴隨向量為S3～S0。則C3～C0為：

[C3=D7⊕D6⊕D5⊕D4C2=D7⊕D3⊕D2⊕D1C1=D6⊕D5⊕D3⊕D2⊕D0C0=D6⊕D4⊕D3⊕D1⊕D0]

伴隨向量S3～S0為：

[S3=D7⊕D6⊕D5⊕D4⊕C3S2=D7⊕D3⊕D2⊕D1⊕C2S1=D6⊕D5⊕D3⊕D2⊕D0⊕C1S0=D6⊕D4⊕D3⊕D1⊕D0⊕C0]

其伴隨向量與出錯位置的對應關系如表1所列[2]。

表1 對應出錯關系表

設計狀態機完成EDAC編碼解碼功能。當系統對RAMX進行寫操作時，EDAC模塊首先將地址鎖存，對數據進行編碼處理，然后下一個時鐘沿到來將編碼后數據輸出給RAMX。當系統讀取RAMX中數據時，數據首先被讀取到EDAC模塊中并分別鎖存，進而對數據進行譯碼操作，如果無誤則將譯碼后數據輸出給系統，如果有錯過，EDAC模塊將對錯誤進行糾正，并分別將糾正后數據發送系統和RAMX。狀態機流程如圖4所示。

為了滿足時序RAMX和EDAC模塊時鐘應是主時鐘的5倍，對外部時鐘做5分頻，再分別對應送入各個模塊。

圖4 狀態機設計圖

3 部分動態可重構設計

動態重構時選擇性的對可編程邏輯器件上的部分資源進行重配置，而不影響其器件上的其他資源。在重配置過程中芯片仍然工作，系統建立新的邏輯過程中，未被重配置部分的邏輯功能仍然正常，即系統的邏輯功能在時間上是動態連續的。

Xilinx Virtex系列 FPGA中內部帶有內部配置訪問接口ICAP， 能對FPGA進行讀/寫操作，該類配置方式與Slave SelectMAP相似[3]。通過 ICAP 內部訪問配置端口對 FPGA 進行高速的局部重配置，大大提高了可重構系統的性能。通過一個簡單的狀態機邏輯電路將部分比特流從FLASH中提取出來，然后數據通過端口送到ICAP進行比對，重配置等功能。

HWICAP 核是 Xilinx EDK 開發工具提供的一種將ICAP原語封裝的 IP核，HWICAP 核包括內部訪問配置端口 （Internal Configuration Access Port，ICAP）、塊RAM（BlockRAM），以及相應的配置控制器[4]。BRAM 相當于配置存儲器的緩存，用于存儲從 FLASH中提取的局部重構模塊的比特流文件或者從配置存儲器讀取的FPGA配置信息。

4 局部重構設計和實現流程

4.1 模塊設計和綜合

首先對整個設計進行劃分，包含一個靜態任務子集和一個動態任務子集，如圖5所示將MC8051 CORE，I2C core及判決器，編碼器部分做為動態模塊，將HWICAP，存儲模塊，控制邏輯模塊等作為靜態模塊[5]。完成頂層模塊設計輸入和綜合，完成各個子模塊的設計輸入，綜合時子模塊禁止插入I/O。

圖5 重配置框圖

4.2 初始預算

對設計進行全局區域布局，劃分動態可重構區域及靜態區域。完成頂層模塊和各個子模塊的時序約束，完成各個模塊區域約束及輸入/輸出約束。

4.3 模塊激活

對每一個子模塊進行激活實現，將初始預算中作為“黑盒”處理的的子模塊用具體功能的網表文件替代完成設計[6]。對每個子模塊內部邏輯進行單獨約束。動態可重構模塊需要單獨被綜合實現。

4.4 合并階段

結合頂層模塊將各個子模塊合并，生成一個包含靜態模塊和動態可重構模塊的完整的設計。在這個階段，軟件會優化掉模塊間沒有啟用的信號，優化整體系統性能。

4.5 下載實現

完成整體布局布線之后，分別生成整個設計的全局配置文件和局部動態可重構模塊的配置文件。使用XILINX 的iMPACT工具將配置文件下載到FPGA中實現設計。將局部動態可重構模塊配置文件拷貝到片外FLASH中，以完成后續動態可重構操作。

5 容錯處理流程

系統上電后，開始正常工作，控制邏輯通過ICAP接口回讀比較FPGA中的配置位信息與FLASH中是否一致，如果一致，系統繼續工作，如果不一致，判斷為FPGA配置位發生單粒子翻轉，通過ICAP讀取FLASH中部分動態可重構配置文件完成動態重構操作，消除單粒子效應對系統的影響。容錯處理流程見圖6。

6 仿真驗證

對整個系統做仿真驗證，驗證加固后設計是否滿足時序要求，與初始設計時序是否一致。

部分代碼如下：

這是一條簡單的匯編程序，首先清零RAM，然后對累加器A和R0分別賦值0，然后相加再寫入A，最后用A減去20，如果為零則跳轉到下一條程序，如果非0，則對P1賦值2，并跳出程序。以此類似，遍歷所有標準51指令集。

MOV P1，#127 ； //All instructions passed

圖6 容錯處理流程

當所有程序都正常完成，對P1賦值127，結束程序。仿真結果如圖7示，驗證無誤，與預期結果一致。

7 結 語

本文通過FPGA平臺設計一款抗輻照加固嵌入式系統，通過對存儲單元進行三模冗余設計和8位漢明碼EDAC編碼設計進行加固。對MC8051 IP核，I2C IP核、判決器，EDAC編碼解碼器等模塊進行部分動態可重構設計。通過加固設計后的系統在空間環境中的應用范圍將大大擴大。通過仿真的手段對系統功能和時序進行了驗證。但是對于加固的性能還沒有進行論證，需要在進一步的工作中完成抗輻照能力驗證。

圖7 仿真波形

參考文獻

[1] 劉必慰.集成電路單粒子效應建模與加固方法研究[D].長沙：國防科技大學，2009.

[2] 周盛雨，陳曉敏.一種糾錯編碼器的實現[J].電子技術，2003（3）：10?12.

[3] Xilinx Inc. Xilinx defense and aerospace presentation [EB/OL].[2011?10?06]. http：//www.xilinx.com/publication/prod_mktg/MilAero.pdf.

[4] Xilin x Inc. Virte x?II platform FPGA user guide [EB/OL]. [2007?11?05]. http//www.xilinx.com/support/documentation/user_guides/ug002.pdf.

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[6] 馬寅.航天用SRAM型FPGA抗單粒子翻轉設計[J].航天器環境工程，2011（6）：551?555.