基于FPGA的信道化監測接收機實現*

冉小剛,馮全源

(西南交通大學微電子研究所,成都 610031)

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基于FPGA的信道化監測接收機實現*

冉小剛,馮全源*

(西南交通大學微電子研究所,成都 610031)

摘要:數字信道化接收機具有全概率、實時接收的特點,已經廣泛應用于電子戰、軟件無線電等領域。為解決無線電信號搜索系統中處理速度與高分辨率之間的矛盾,在討論了信道化原理的基礎上利用Verilog HDL語言在Xilinx-V5系列開發板上實現了一個8信道的用于監測頻譜的信道化接收機,采用自上而下的模塊化設計方法重點介紹了信道化處理部分的實現。實現結果表明中頻輸入信號能在對應的信道得到正確輸出,分辨率提高了8倍。具有一定的工程實用價值。

關鍵詞:軟件無線電;頻譜監測;信道化;FPGA;高分辨率

一個理想的無線電監測接收機應具有寬頻段、高分辨率、無失真信號還原再現能力和靈活的功能擴展能力[1]。新一代監測接收機采用寬帶中頻的寬開式接收,接受帶寬可達10 MHz～500 MHz,通過強大的實時處理能力,實現實時中頻全景掃描,從而完成監測頻帶的實時頻譜搜索。在中頻段采用信道化處理技術,可以有效提高接收端頻率的分辨力而不影響實時處理[2]。

1　信道化技術原理

信道化技術的原理是先通過不同的本振將信號混頻到零中頻,再通過后接低通濾波器來實現信道的劃分[3],信道劃分采用對實信號處理較高效的方法。設共有K+1個子信道,第k個子信道的中心頻率取:wk=2πk/(k+1)+π/[2(k+1)],k=0,1,2,…,K。原型低通濾波器的通帶截止頻率為wp=π/[2(k+1)],阻帶截止頻率為ws=π/(k+1)。信道的排列如圖1。

圖1　適用于實信號的信道劃分方式

在圖1中,0+,1+,…,K+表示K+1個信道的輸出,0-,1-,…,K-表示K個信道的鏡像輸出。從圖1可以看出,按照此種信道劃分方式可以保證各個子信道間沒有混疊,針對實信號只需取出0～π內的正頻譜和π～2π之內的鏡像頻譜就可以恢復原信號。

當信道數過多時,低通濾波器的通帶會很小,直接實現所需濾波器的階數較高,所以必須采用多相濾波技術。文獻[4]詳細推導了采用圖1所示信道劃分方法并利用多相濾波技術的信道化結構如圖2所示。

圖2　信道化接收機的高效結構

利用Verilog HDL語言,根據項目實際需要,FPGA上實現了一個8信道的接收機,用來接收帶寬為100 MHz,采樣率為200 MHz的數字中頻信號,最終在輸出端逆向拼接完整地恢復了輸入信號頻譜,并將頻率分辨率增加了K倍。

2　FPGA內部模塊設計

硬件實現采用Virtex5系列的XC5VLX110T芯片,容易擴展以實現更大的接收機要求[5]。在FPGA中首先將采樣率為200 MHz的數字信號通過串并轉換模塊分成8路,并且通過抽取將每路的速率降低到25 MHz。通過1級本振下變頻后,每路變成I/Q兩路,然后依次通過分支濾波模塊以及相位旋轉模塊,最后通過8點的FFT后輸出8路信道的信號。

FPGA中的模塊主要有DCM時鐘模塊、串并轉換模塊、下變頻模塊、多相濾波器模塊、相位旋轉模塊、DFT模塊,其整體結構如圖3。下面介紹主要模塊的設計方法。

圖3　系統總體結構

2.1串并轉換模塊及DCM時鐘管理模塊

串并轉換模塊主要是為了實現降速處理,通過分路可以將一路輸入數據的速率200 MHz變為D路每路200 MHz/D的速率,D=8,即25 MHz,這樣一來,后端的數據速率相比原始數據相比大大降低,更加有利于工程實現。

時鐘管理模塊主要是為系統提供所需的各路時鐘,設計采用的硬件開發板晶振為100 MHz,由前面分析可知,系統有兩路時鐘,分別是串并轉換前的200 MHz以及之后的25 MHz。通過調用xilinx的IP核DCM時鐘管理模塊將100 MHz的系統時鐘通過分頻和倍頻得到。

2.2多相濾波器模塊

數字信道化可以等效于一個數字濾波器組,其核心依然是進行濾波器設計。一般采用有限沖擊濾波相應(FIR)的設計方法[6]。

當信道數為8時,原型低通濾波器的指標為:

阻帶戒指頻率ωs=π/8;

通帶戒指頻率ωp=π/16;

帶內波紋:Rp<1 dB;

帶外抑制:Rs>55 dB;

利用MATLAB軟件自帶的濾波器設計工具箱FDAtool進行濾波器設計,得到階數為64階的原型濾波器系數,量化后通過延遲抽取將濾波器系數分為8路,即可得到分支濾波器組每路的系數。

圖4　原型濾波器的幅頻響應

2.3相位旋轉模塊

經過多項濾波過后,每路信號還需進行一次相位旋轉[7],即:

(1)

式(1)中I、Q代表每路復信號的實部和虛部,K為信道總數8,k=0、1、2、…、7為信道編號。如果采用直接乘法實現需要消耗大量寶貴的乘法器資源,本文根據乘上一個常系數可以等效為移位相加的特點采用了移位相加法來實現。

2.4DFT模塊

大點數的DFT通常采用快速傅里葉變化(FFT)來實現[8],Xilinx-V5系列的IP核帶有FFT的現成模塊,但其最低點數為16。所以本文設計了一個8點的FFT模塊,速度快,資源消耗少。

采用的結構為按時間抽選(DIT)的基2-FFT。當運算點數為8時,FFT運算分為3級,每級4個蝶形運算單元。考慮到本系統對速度的要求,采用流水線結構設計,運算3級后輸出FFT最終結果。

3　系統驗證及結果分析

為了驗證本系統的性能,采用MATLAB與ISE、Modelsim結合的方法。用MATLAB產生采樣速率為200MHz的中頻信號,包含4個帶寬分別為1、2、4、8的OFDM信號,將其送入FPGA進行信道化處理,輸入的頻譜組成如圖5所示。根據第1節信道的劃分方式,可以得知4路信號分別會出現在第1、2、4、7信道,具體組成見表1。

圖5　輸入信號的頻譜

表1輸入信號的組成

OFDM信號s1s2s3s4載頻/MHz10203555帶寬/MHz4281理論所在信道4127

圖6是將經過FPGA信道化處理后有信號的信道輸出利用MATLAB分析得出的頻譜,可以看出其中不同帶寬的信號所在的對應信道恰如表5分析是一致的。說明信道化處理是可行的。

圖6　輸出有信號的信道頻譜

利用FPGA的并行處理優勢,在每個信道輸出后進行FFT,然后分別將(-π/2,π/2)之間的頻譜進行拼接即可還原輸入頻譜。需要注意的是,按照本文的信道劃分方法,取鏡像部分的頻譜必須進行翻轉再拼接。

4　結語

本文討論并實現的信道化接收機,首先分析了信道化技術的原理,針對實信號的特點采用無盲區的信道劃分方法,把寬帶中頻信號分成多個子帶單獨進行頻譜分析再拼接,大大提高了頻率分辨率,有效解決了實時頻譜分析中高分辨率與處理速度之間的矛盾。利用Verilog HDL進行設計不僅高效,易維護,而且還能通過擴展實現更多的功能,能夠更好地滿足人們對接收機的多種要求。

參考文獻:

[1]朱慶厚.通信偵察中信號的搜索與截獲[J].電子對抗,2005(5):11-15

[2]Zahirniak D R,Sharpin D L,Fields T W.A Hardware-Efficient,Multirate,Digital Channelized Receiver Architecture[J].IEEE Transactions on Aerospace and Electronic Systems,1998,34(1):137-152

[3]Won Namgoong.A Channelized Digital Ultrawideband Receiver[J].IEEE Transactions on Wireless Communications,2003,2(3):502-510

[4]王永明,王世練,陳利虎.數字信道化接收機結構分析及應用[J].飛行器測控學報,2008,27(4):37-40

[5]賈朝文,周煒.寬帶數字信道化接收機在FPGA中的實現[J].電子信息對抗技術,2009(2):67-71

[6]謝海霞,孫志雄.可編程FIR濾波器的FPGA實現[J].電子器件,2012,35(2):232-235

[7]余宏成,宿紹瑩,吳巨紅.基于數字信道化的寬帶實時頻譜分析方法[J].中國科技信息,2012,21:80-81

[8]李巖,徐金甫.基于新型FPGA的FFT設計與實現[J].計算機工程與應用,2007,43(14):102-104.

冉小剛(1990-),男,漢族,四川南充人,2011年獲學士學位,現為碩士研究生,主要研究方向為集成電路設計、軟件無線電,littledj@126.com;

馮全源(1963-),男,江西景德鎮人,西南交通大學微電子研究所所長、博士生導師、IEEE高級會員,主要研究方向為數字、模擬、射頻與混合信號集成電路設計,數字系統設計和嵌入式系統研究,現代天線技術、RFID技術(物聯網技術)等,fengquanyuan@163.com。

AnImplementationofaMonitoringChannelized-ReceiverBasedonFPGA*

RANXiaogang,FENGQuanyuan*

(Institute of Microelectronics,Southwest Jiaotong University,Chengdu 610031,China)

Abstract:Digital channelized receiver has been widely applied in the electronic warfare,software radio and other fields because of its characters of full probability,real-time.To solve the problem in radio signals search system of contradiction between the processing speed and high resolution,an 8-channel monitoring channelize-receiver has been implemented on Xilinx-V5 series development board by Verilog HDL,which is based on the discussion of the principle of the channelized technology.Mainly introduces the channelized processing part of the implementation which is based on modularized design method.The result of implementation has shown that the input signals can get the correct output at its corresponding channel,and resolution is raised 8 times.The system has some practical value in engineering.

Key words:channelization;soft radio;frequency spectrum monitoring;FPGA;high resolution

doi:EEACC:6420D10.3969/j.issn.1005-9490.2014.04.028

中圖分類號:TN971.5

文獻標識碼:A

文章編號:1005-9490(2014)04-0714-04

收稿日期:2013-08-18修改日期:2013-09-03

項目來源:國家自然科學基金重大項目(60990320,60990323);國家863計劃重大項目(2012AA012305);國家自然科學基金面上項目(61271090);四川省科技支撐計劃項目(2012GZ0101);成都市科技計劃項目(12DXYB347JH-002)