基于AD9852的地檢設(shè)備信號源設(shè)計(jì)

高琪李明

(西安電子科技大學(xué) 西安 710071)

0 引言

隨著微電子技術(shù)和數(shù)字集成電路的進(jìn)步，直接數(shù)字頻率合成(DDS)技術(shù)得到了飛速發(fā)展。由于DDS技術(shù)具有幅度和相位一致性好、頻率轉(zhuǎn)換時(shí)間短、頻率分辨率高、穩(wěn)定度好、輸出相位連續(xù)可控、頻帶范圍寬、可編程及全數(shù)字化結(jié)構(gòu)等優(yōu)點(diǎn)［1］，廣泛應(yīng)用于現(xiàn)代無線通信系統(tǒng)、雷達(dá)和現(xiàn)代化儀器儀表等多個(gè)領(lǐng)域。而現(xiàn)場可編程門陣列(FPGA)具有集成度高、通用性好、設(shè)計(jì)靈活、方便編程等特點(diǎn)，因此可以快速地完成復(fù)雜的數(shù)字系統(tǒng)設(shè)計(jì)。本文采用FPGA和AD9852相結(jié)合的方式完成了地檢設(shè)備信號源的設(shè)計(jì)。

1 AD9852簡介

AD9852是AD公司生產(chǎn)的輸出頻率可達(dá)120MHz，頻率轉(zhuǎn)化速度小于1μs的直接頻率合成芯片。參考時(shí)鐘可單端或者雙端輸入，AD9852支持最高10MHz的串口或者最高100MHz并口通信(由Pin70 S/P SELECT選擇)，可方便的完成控制字傳輸。內(nèi)部包含高速、高性能D/A轉(zhuǎn)換器和比較器，可以實(shí)現(xiàn)可編程、可靈活使用的頻率合成功能，當(dāng)給AD9852提供精確的頻率時(shí)鐘源時(shí)，可輸出一個(gè)頻譜純凈、頻率和相位都可以編程控制且穩(wěn)定性良好的模擬正弦波［2］，輸出的正弦波也可通過其內(nèi)部比較器轉(zhuǎn)換成占空比可調(diào)的方波輸出。AD9852主要功能特點(diǎn)如下［3］:

a.內(nèi)部時(shí)鐘最高可達(dá)300MHz;

b.包含1個(gè)12位cosine D/A和1個(gè)12位control D/A;

c.帶有兩個(gè)48位可編程頻率寄存器和兩個(gè)14位可編程相位寄存器;

d.具有12位可編程振幅調(diào)制寄存器和開關(guān)輸出形鍵控功能;

e.內(nèi)含4×到20×可編程基準(zhǔn)時(shí)鐘乘法器。可在內(nèi)部產(chǎn)生高頻時(shí)鐘信號，避免了對外部高頻振蕩器的需要，減小了由于外頻過高產(chǎn)生的相位噪聲［2］;

f.出色的動(dòng)態(tài)性能:80dB SFDR(100MHz±1MHz);

g.反SINC濾波器，可對數(shù)據(jù)經(jīng)過D/A轉(zhuǎn)換后產(chǎn)生的SINC包絡(luò)形畸變校正;

h.支持5種工作模式:SINGLE-TONE、FSK、RAMPED FSK、CHIRP、BPSK。

AD9852可編程頻率寄存器為48位，可編程相位寄存器14位，若DDS系統(tǒng)時(shí)鐘為fc，則DDS輸出頻率、相位分別為:

上式(1)中FTW為頻率控制字，(2)中POW為相位控制字。

AD9852內(nèi)置的比較器可以實(shí)現(xiàn)將DAC輸出的正弦信號轉(zhuǎn)換成方波，使用方式如圖1所示。為濾除來自交流信號的鏡像頻率分量，由AD9852輸出的正弦信號在輸入比較器之前，需要完成重構(gòu)濾波，濾波器的作用在于平滑AD9852內(nèi)部輸出的階梯波［4］。當(dāng)開關(guān)接通位置1時(shí)，比較器輸入為差分互補(bǔ)的正弦信號，可輸出占空比為50%的方波，當(dāng)開關(guān)接通位置2時(shí)，可控DAC可由用戶設(shè)置直流門限電壓，實(shí)現(xiàn)占空比可調(diào)的方波輸出。

圖1 AD9852方波產(chǎn)生圖

AD9852共有39個(gè)可編程寄存器，對AD9852的控制是通過向這些寄存器寫數(shù)據(jù)實(shí)現(xiàn)的［5］。為使用戶編程的數(shù)據(jù)從I/O緩沖區(qū)寫入DDS寄存器，必須提供一個(gè)更新時(shí)鐘。AD9852提供內(nèi)部和外部更新兩種方式:內(nèi)部更新由32位計(jì)數(shù)器產(chǎn)生，當(dāng)計(jì)數(shù)器自減為零后會產(chǎn)生一個(gè)內(nèi)部更新信號;外部更新通過向Pin20提供一個(gè)上升沿時(shí)鐘完成。兩種更新模式可通過控制寄存器選擇。

2 系統(tǒng)總體方案設(shè)計(jì)

系統(tǒng)結(jié)構(gòu)如圖2所示。外部接收由外參考馴服模塊送出的10MHz信號，經(jīng)過波形轉(zhuǎn)換送入AD9852，內(nèi)部10倍頻后作為DDS系統(tǒng)時(shí)鐘(此時(shí)系統(tǒng)頻率分辨率為3．55×10-7Hz)。FPGA可接收上位機(jī)發(fā)來的頻率控制信息完成對AD9852的配置，使AD9852輸出10.23MHz正弦信號，經(jīng)過外部低通濾波器濾波，送入MC12040(鑒頻鑒相器)的一個(gè)參考輸入端，鑒相器的另外一個(gè)輸入端接收本地10.23MHz晶振中10.23MHz信號，外部構(gòu)成完整的PLL，最終由晶振輸出與10MHz相參的10.23MHz正弦信號。

本設(shè)計(jì)中由于對FPGA資源要求，速度性能與管腳數(shù)量要求都不是太高，因此從節(jié)約成本的角度考慮，我們選用Altera公司的CycloneⅢ系列FPGA EP3C16E144I7，出于速度上的考慮，AD9852與EP3C16E144I7之間的I/O口通訊采用并口連接。時(shí)鐘信號采用雙端差分輸入。FPGA主要包含通信模塊、AD9852接口模塊。

圖2 系統(tǒng)框圖

2.1 FPGA通信模塊

FPGA通信模塊由SOPC工具設(shè)計(jì)的嵌入式NiosII軟核完成，使用C語言編寫，結(jié)構(gòu)如圖3所示。主要功能為:a.采用中斷的方式接收上位機(jī)從串口RS232發(fā)送的頻率和頻率微調(diào)信息，按照規(guī)定協(xié)議解析，通過式(1)、(2)完成頻率及相位控制字的計(jì)算，由16位數(shù)據(jù)總線發(fā)送給AD9852接口模塊。b.將AD9852產(chǎn)生的信號與10MHz基準(zhǔn)源的頻差信息和鎖定信息由串口RS232發(fā)送給上位機(jī)。

圖3 FPGA通信模塊

2.2 AD9852接口模塊

該模塊的結(jié)構(gòu)如圖4所示。AD9852接口模塊主要操作有AD9852復(fù)位(m_res)、地址總線(addr［5..0］)、數(shù)據(jù)總線(data［7..0］)、寫使能(wr)、數(shù)據(jù)更新(io_upd)、頻率選擇(FSK)。AD9852的初始化流程為:

A.上電后需要對 AD9852進(jìn)行復(fù)位，使得AD9852內(nèi)部所有寄存器都被設(shè)置為默認(rèn)值(此時(shí)AD9852默認(rèn)為內(nèi)部信號更新模式)。該復(fù)位信號由m_res給出，需至少維持10個(gè)系統(tǒng)時(shí)鐘周期的高電平。

B.接收通信模塊發(fā)送的頻率與相位控制字。該模塊與通信模塊使用異步FIFO完成控制字接收。

C.使用并行總線設(shè)置地址為1D～20的特殊功能寄存器:

a.由于需要使用內(nèi)置比較器產(chǎn)生方波，所以需要打開比較器、I通道 DAC和數(shù)字部分，寄存器0x1D=04h;

b.參考時(shí)鐘 10MHz，DDS系統(tǒng)時(shí)鐘使用100MHz，所以倍頻系數(shù)為10，設(shè)置寄存器 0x1E=0Ah;

c.設(shè)置AD9852為外部信號更新，選擇工作模式為單頻模式，設(shè)置寄存器0x1F=00h;

d.不使用OSK功能，為降低AD9852功耗不使用逆SINC濾波器，因此設(shè)置寄存器0x20=00h;

D.完成特殊功能寄存器設(shè)置后，內(nèi)部更新計(jì)數(shù)器減到0時(shí)，寄存器的內(nèi)容才更新完成。此時(shí)由于頻率控制字寄存器為零，因此輸出頻率為零。

E.特殊功能寄存器更新后，AD9852的更新信號被設(shè)置為外部更新，使用并行傳輸完成頻率控制字和相位控制字的寫入。

F.頻率與相位寄存器設(shè)置完成后，由io_upd發(fā)送一個(gè)高電平脈沖完成寄存器更新，AD9852即可按照編程方式產(chǎn)生預(yù)期信號。

3 電路測試結(jié)果

對于數(shù)字信號源來說，對產(chǎn)生信號的測試，既可以確認(rèn)DDS是否實(shí)現(xiàn)了波形可變的功能，又可以分析確定DDS產(chǎn)生的信號是否滿足設(shè)計(jì)要求。圖5為信號源核心板俯視圖，圖6為AD9852輸出正弦信號的時(shí)域圖，圖7為利用AD9852內(nèi)部高速比較器產(chǎn)生的方波信號，圖8、圖9分別為外部高穩(wěn)晶振鎖定后產(chǎn)生的10.23MHz正弦信號的頻譜圖和雜散圖。

圖5 信號源核心板

圖6 正弦信號時(shí)域圖

圖7 內(nèi)部比較器輸出方波時(shí)域圖

4 結(jié)束語

本文根據(jù)AD9852性能特點(diǎn)，提出了一種FPGA+AD9852的信號源方案，具有結(jié)構(gòu)簡便、體積小、頻率分辨率高、頻率轉(zhuǎn)換速度快、輸出頻譜純凈等特點(diǎn)。信號源的頻率、幅度軍均控，可以實(shí)現(xiàn)多種調(diào)制，滿足了設(shè)備對信號源的要求。

圖8 高穩(wěn)晶振鎖定輸出正弦信號頻譜

圖9 高穩(wěn)晶振鎖定輸出正弦信號雜散

［1］ 郭德淳，費(fèi)元春.高性能DDS芯片-AD9852的應(yīng)用研究［J］.電訊技術(shù)，2001，(4):52-55.

［2］李軍.X波段微波倍頻器的研制與一種頻率源設(shè)計(jì)［D］.成都:電子科技大學(xué)，2004.

［3］AD9852 datasheet，Analog Devices Inc.，2002

［4］ 葉佳.基于AD9852的多功能直接數(shù)字信號合成源的研制［D］.南京:南京航空航天大學(xué)，2005.

［5］ 蔡磊.多路相位可控信號源［D］.哈爾濱:哈爾濱工業(yè)大學(xué)，2006.