基于ADSP21160的脈沖壓縮算法仿真設計

李穎

摘 要 采用ADSP21160為核心建立處理器平臺，通過VisualDSP++2.0開發環境對脈沖壓縮算法進行仿真，在此基礎上開發高性能的通用并行雷達信號數字脈沖壓縮處理系統。

關鍵詞 ADSP21160 脈沖壓縮 仿真設計

中圖分類號：TN957 文獻標識碼：A

0引言

脈沖壓縮技術的實現是指雷達通過發射機發射寬脈沖信號，而接收信號經處理后獲得窄脈沖的過程，它較好的解決了雷達脈沖峰值功率受限與距離分辨率之間的矛盾。同時，寬脈沖的應用可使多普勒系統的分辨率得到提高；由于壓縮是對已知發射信號的回波作相關處理，故還具備較高的抗干擾能力。

ADSP2106x和ADSP2116x是AD公司生產的SHARC系列DSP，它是一種高性能的32位浮點DSP芯片，擁有強大的通信接口，能夠較好的支持多處理器并行算法，以實現多處理器結構的無縫連接。這一系列DSP的使用，極大提高了系統的可擴展性，有利于以此為核心開發更高性能的通用并行雷達信號數字脈沖壓縮處理系統，本文采用ADSP21160為核心建立處理器平臺，通過VisualDSP++2.0開發環境對脈沖壓縮算法進行仿真。

1實現數字脈沖壓縮的方法

脈沖壓縮時兩個波形的互相匹配，在信號處理形式方面，理論上仍基于匹配濾波的概念。基于匹配濾波的數字脈沖壓縮技術主要從時域和頻域來實現。

在時域上實現即求接受信號與發射信號復共軛之間的卷積，又稱時域相關法。時域相關法的缺點是運算量大，特別是當采樣頻率較高時，其運算量遠遠超過頻域匹配，脈沖壓縮部分將無法實現實時處理。通過綜合考慮，采用頻域匹配濾波方法實現數字脈壓。

在頻域上進行匹配濾波，其基本原理是先用快速傅立葉變換（FFT）計算出數字回波信號的頻譜S（w），再將其與匹配濾波器的頻譜H（w）相乘，最后進行快速傅利葉反變換（IFFT）得到脈沖壓縮結果。其過程由下式表示：

y（n）=IFFT[S（w）.H（w）]=IFFT{FFT[s（n）].FFT[h（n）]} （1） 其系統原理框圖如圖1所示：

圖1 頻域匹配濾波框圖

2 ADSP21xxx系列芯片結構和功能

ADSP21160是AD公司推出的第一款SHARC二代芯片。它對2106x進行了擴充與完善，并采用了單指令多數據流（SIMD（Single Instruction Stream & Multiple Data Stream））的結構，進一步提高了并行處理的能力，使得該芯片具有較高的性能。21160的指令集是向下兼容的，也就是說21060的代碼不需要做任何改動就可以運行在21160上，同時21160還對指令集進行了擴充。

2.1 VisualDSP++的開發工具

VisualDSP++是基于Windows的高效的DSP軟件開發環境，它支持AD公司的開發DSP系列。VisualDSP++環境由一個集成開發環境（IDE）和一個調試器（Debugger）[合稱為IDDE（Integrated Development and Debugging Environment）]組成。利用IDDE界面我們可以自如的使用SHARC的代碼開發工具，也可以在這個界面上對工程進行完全控制。

2.2 多處理器系統開發

單一處理器的處理能力總是有限的，在運算量較大的系統中，一般需要將多個處理器按照一定的拓撲結構相連，構成多處理器系統。試驗中，可以采用具有強大的DSP處理功能的ADSP21160來對系統進行并行處理，采用的硬件平臺是基于PCI總線的4片ADSP21160 SHSRC芯片構成的并行處理系統。在此并行處理系統中，一般系統的每一個處理器都有自己可直接訪問的局部內存，這些片內存儲器也允許別的處理器通過片間總線來訪問；另外，多處理機還共享公用的存儲單元。但通常片內存儲器的訪問速度很快，片間存儲器及共享存儲器的訪問速度，由于通信接口的限制，一般速度較低。為解決這個問題，一方面可以借助ADSP21160 DSP芯片的高速鏈路口（100MB/s），另一方面，在并行算法設計和軟件編程中，盡量使用片內存儲器，而減少非本地存儲單元的訪問。

3脈沖壓縮的軟件設計與實現

根據設計要求，選定要實現的脈沖壓縮系統滿足下列指標和參數：

根據技術指標，由奈奎斯特定理要求，采樣頻率不小于40MHz。采樣點數是由采樣頻率和信號時寬決定的，當系統參數為以上值時，采樣點數為512點（N = 經過對程序的優化，完成全部工作（C語言編程，采用DSP運行時間庫完成FFT運算）所用的指令周期為147K，全過程需要1.47ms，系統效率得到了很大提高，初步完成了雷達信號的實時處理要求。

程序在VisualDSP++環境中運行，其脈沖壓縮的輸出波形結果如圖2所示。

4結論

ADSP21160是當前較好支持多處理器并行處理的高性能DSP芯片，在以它為核心的并行處理機平臺上，通過程序設計，算法優化，可以實現高速雷達信號的數字脈沖壓縮處理。

參考文獻

[1] 曾濤等.高速實時數字信號處理SHARC的原理及應用.北京理工大出版社，2000.6.

[2] 吳敏淵等.ADSP系列數字信號處理器原理.電子工業出版社，2002.4.