信號完整性對于高速電路設計的重要性分析

廖傳柱

1 信號完整性基礎理論在高速電路設計中的應用和發(fā)展現(xiàn)狀

在延遲、反射、串擾、時序、振蕩等幾個方面都能體現(xiàn)出信號的完整性。信號完整性一般在系統(tǒng)工作在50MHz時會出現(xiàn)問題，而這種問題會在器件頻率及系統(tǒng)不斷加速運轉的過程中更加明顯。信號完整性出現(xiàn)問題一般是由多方面原因引起的，高速信號的布線、PCB板中元器件的布局以及PCB板和元器件的參數(shù)等因素都可能影響系統(tǒng)正常穩(wěn)定的工作狀態(tài)。與過去相比，現(xiàn)在的應用硬件與軟件的種類、屬性、質量等都有所改變。(1)IC芯片的體積越來越小，其接入線路越來越復雜，數(shù)目也越來越多;同時，信號頻率也在不斷提高。(2)中央處理器的運行頻率越來越高，這就使得信號邊沿運行產(chǎn)生了一定的風險。由于此類高速運行的硬件性能的提高不易實現(xiàn)，所以通常在對待信號傳輸問題上會出現(xiàn)漏洞。(3)高速電路中的信號完整性是由面板上眾多硬件的性能差距共同導致的。信號振鈴和環(huán)繞振蕩來源于電容的敏感性，其中欠阻尼狀態(tài)下就會產(chǎn)生振鈴，過阻尼狀態(tài)就出現(xiàn)了環(huán)繞振蕩［1］。電源與負載極阻抗的不對應會產(chǎn)生信號的反射，前者小于后者將會出現(xiàn)反射正電壓的情況，反之則會出現(xiàn)反射負電壓。

2 信號完整性對于高速電路設計的意義

伴隨著集成電路規(guī)模的擴大、板面內(nèi)線路密度的增加、時鐘速率的增加，信號完整性是高速電路設計中的重要一環(huán)，其對于高速電路設計的重要意義可以歸納為三點:(1)能有效地提高硬件設計的水平，尤其對于信號匹配類型的科學選定，以及連接器信號的分布確認等。(2)解決高速電路板設計的難題，有利于對不同頻率的信號質量做好前期的確認分析。(3)在信號質量出現(xiàn)問題以后能快速定位和診斷以排除故障。

3 導致信號完整性出現(xiàn)問題的因素

3.1 傳輸線反射

信號在傳輸線中傳導時，被瞬時的阻抗所阻礙，其必然在第一時間發(fā)生反射，對之后的信息進行反彈;同時，其余的信息由于被進行了削減，所以會在失真的情況下進行繼續(xù)傳播，這樣信號的強度與質量均無法保證了。傳輸線的信號反射可能出現(xiàn)在連線的任何位置，其阻抗源以及反射規(guī)模的測定需要專業(yè)工具來進行，檢測的結果通過合理分析就能完成滿足系統(tǒng)性能要求的設計。一者要確保阻抗的固定;二者也要保持阻抗在可控范圍內(nèi)，且能適時調整。

3.2 串擾

在一般網(wǎng)絡環(huán)境中，信號傳播的指向性也會出現(xiàn)偶然的偏差。串擾有以下幾個顯著的特點:(1)串擾存在著根本的偶然性，由于其自身的相互特點，所以干擾源與被干擾者相互存在，且位置可逆。(2)串擾依賴于連線的屬性，線間距越大，串擾程度越小;連線的平行長度越長，串擾程度越大。(3)串擾呈現(xiàn)周期性與信號頻率成正比。(4)在其他條件一定的情況下，電路負載越大，串擾程度越高。對于串擾的問題，有幾點預防和減輕的通用辦法:(1)將端接匹配應用到高速信號線中，以減輕反射的方法側面減輕串擾。(2)擴大線間距或減少連線的平行長度，從本質屬性上根本減少串擾。(3)在串擾雙線中間加入地線，通過第三方的方式分擔信息，吸收電流，從而減輕串擾。

3.3 電磁干擾

在板級時鐘頻率達到百兆赫茲以上時就會出現(xiàn)電磁干擾的現(xiàn)象。常見的電磁干擾源有兩種，一是差分信號轉換成模擬信號后在外部電纜輸出的情況，二是電路板上的地彈在外部單端屏蔽上產(chǎn)生共模電流［2］。

4 保證信號完整性的方法

4.1 阻隔元件

依據(jù)PCB板上的元件邊值的差異，對有風險的元器件進行空間阻隔，在PCB板中將電源、某端口等位置部件進行布局阻隔，可以選擇在隔離一區(qū)中設置時鐘和數(shù)據(jù)轉換器在相鄰于噪聲器件的附近。噪聲將會耦合到敏感電路。在隔離的另一個位置做有效的電路隔離將有利于系統(tǒng)設計的信號完整性。

4.2 進行終端匹配、反射以及阻抗操作

設計高速電路的過程中容易出現(xiàn)問題的就是信息完整性方面的缺失，而造成信息完整性缺失多是由終端匹配以及阻抗控制引起的。(1)發(fā)射設備的輸出端及接收設備的輸入端之間出現(xiàn)數(shù)字信號反射的狀況，而被反射的數(shù)字信號經(jīng)彈回后沿線的兩端傳播，并不斷吸收，最終消失。(2)傳輸線在反射信號的作用下會出現(xiàn)響鈴效應，進而對信號時延以及電壓產(chǎn)生影響，導致信號惡化的嚴重后果。(3)失配信號傳輸?shù)姆绞讲磺‘敚菀自斐奢椛湫盘柇h(huán)境的狀況。解決以上問題需要幾個綜合性的辦法相配合。通過終端電阻值減少克服阻抗不匹配的問題，主要措施可以通過串聯(lián)多個電阻的方式解決。一些反射的能量會被終端電阻吸收，而且終端電阻還會對信號上升所需要的時間產(chǎn)生影響。進行阻抗匹配的操作雖然只會對一些影響因素進行清理，但是在終端阻抗的作用下，利用合適的器件能達到保護信號的完整性的效果。

5 信號的完整性仿真分析措施以及工具

5.1 SPICE 仿真模擬

早在20世紀70年代，SPICE仿真模擬技術就產(chǎn)生了。由于硬件的更新?lián)Q代以及技術的不斷進步，加之對分析完整精確性的要求提高，SPICE仿真模擬也在積極進行升級換代，Pspice的出現(xiàn)就是很好的證明［3］。SPICE仿真模擬憑借其精密的元件模擬技術，能對幾乎所有的電路進行模擬分析。SPICE仿真模擬系統(tǒng)由無源器件、半導體元件、數(shù)個電源裝置構成。SPICE仿真模擬可以專門解決電壓比較器的電路模擬，且對多種電路都能進行較為精確的模擬。雖然SPICE仿真模擬在模擬技術上有著不可代替的作用，但在對板極進行仿真模擬的問題上，其存在著嚴重的不足。一方面表現(xiàn)在其應用的復雜程度，即對于大規(guī)模和超大規(guī)模集成電路的應用而言，制作成本太高且過程繁瑣;另一方面則是SPICE仿真模擬模型格式?jīng)]有統(tǒng)一標準，由于其著眼于元件特性，所以不同的模擬模型往往不兼容。

5.2 IBIS模型

與SPICE仿真模擬不同，IBIS模型的優(yōu)勢是能使宏觀的數(shù)據(jù)分析更加順暢，其信號完整性的測試也更加直觀。(1)與SPICE仿真相比，IBIS模型的效率更高，且不存在收斂性問題。(2)由于IBIS模型建立中，其對于數(shù)據(jù)的獲得以及繪制表格都是直接測得的，能夠使其操作幾乎不依靠設計生產(chǎn)者，這就為制作提供了極大的便利，操控性也增強。(3)IBIS模型具有統(tǒng)一的標準，仿真器以及各種器件的獲得更加便捷、穩(wěn)定［4］。

［1］方國華，劉文斌，余志勇.基于IBIS的模型信號完整性仿真分析［J］.計算機科學與技術，2004(6):68－71.

［2］李朝輝.高速數(shù)字電路的設計與仿真［D］.秦皇島:燕山大學，2006.

［3］朱滔.信號完整性原則在高速設計中的應用［J］.現(xiàn)代有限傳輸，2003(2):58－62.

［4］李勇明.高頻PCB設計中出現(xiàn)的干擾分析及對策［J］.電子工藝技術，2003(1):13－15.