三維芯片中TSV鏈式冗余修復電路的設計與實現＊

袁 強，趙振宇，竇 強，李 鵬，劉海斌

（國防科學技術大學計算機學院，湖南長沙410073）

YUAN Qiang，ZHAO Zhen－yu，DOU Qiang，LI Peng，LIU Hai－bin

（College of Computer，National University of Defense Technology，Changsha 410073，China）

1 引言

隨著超大規模集成電路的快速發展及應用要求的不斷提高，傳統的二維平面集成電路芯片在集成規模、速度和功耗等方面已經遇到發展瓶頸，迫切需要引入新型器件、新型工藝來滿足更高要求。三維集成技術的出現使得這些問題的解決成為可能。硅通孔TSV（Through Silicon Via）［1］作為三維芯片中不同層之間的垂直互連結構，具有高密度、低功耗、高帶寬等特點。采用TSV技術不僅能提供大量的互連資源、有效地降低延時和功耗，而且能避免相關的成本、設計復雜度增加等問題，使得摩爾定律繼續適應于集成電路的發展，甚至可以超越摩爾定律。

然而當前的TSV技術還未完全成熟，在TSV制作或晶圓綁定過程中會出現一些失效TSV，這些失效TSV會導致由其互連的模塊失效甚至整個三維芯片的失效，這會降低芯片的良品率［2］，帶來巨大的成本開銷。因此，采用具有修復失效TSV功能的設計對提高三維芯片的良品率和降低芯片成本都具有極大的幫助。

目前國內外已經有很多研究機構和芯片廠商關注三維芯片中TSV可靠性研究并做了大量相關的工作，較為突出的有IBM、IMEC、MIT、Duke大學、ITRI、清華大學和合肥工業大學等，他們的研究主要集中在冗余修復結構上面。文獻［3］提出了一種雙倍TSV冗余結構，該結構雖然修復率較高但面積開銷很大，且相鄰TSV之間的信號易產生串擾。文獻［4］提出了TSV鏈式冗余結構，通過將多個TSVs劃分并互連為一條鏈，同時在每條鏈上增加一個冗余TSV，實現多個TSV共用一個冗余TSV來進行故障修復。文獻［5］在文獻［4］的基礎上進行了改進，兩者原理基本相同，只是為了減少信號移位帶來的時序影響，在TSV兩端加入了兩個緩沖器（Buffer）。文獻［6，7］分別提出了多鏈式的冗余結構和基于交叉開關的鏈式冗余結構。兩種結構都是采用將多個TSVs劃分成一條TSV鏈，然后增加冗余TSV進行冗余修復，但它們都存在每次只能修復單條TSV鏈中的一個失效TSV的不足。針對這一不足，通過對TSV失效率的分析和預估，在綜合考慮了修復率和面積開銷（多路選擇器MUX、冗余電路）等因素之后，本文提出了一種基于TSV鏈式結構的單/雙冗余修復電路結構，能夠在單條TSV鏈上同時修復一個或兩個失效TSV，并進行了冗余修復電路的設計與實現，通過實驗說明了其功能的正確性，根據失效率預估表也表明該結構具有較高的修復率。

2 TSV失效分析

TSV是三維芯片中引入的新型互連結構，它在傳統的二維芯片中并不存在。因此，需要考慮三維芯片的制作或加工處理過程中是否會產生TSV故障，這些故障是否會引起TSV失效，以及如何去統計TSV失效分布等，這些都是值得研究的課題。

2.1 TSV失效原因

目前，受限于TSV制作和芯片封裝工藝，TSV失效主要由絕緣層短路、凸點開路和延遲故障三種缺陷引起。

在綁定前TSV的制作過程中，絕緣層生長瑕疵和側壁裂痕、綁定材料電阻變化等都可能造成TSV缺陷，導電銅注入不均，易產生空隙造成TSV開路缺陷。晶圓綁定階段，綁定壓力過大容易造成TSV斷裂或裂紋，綁定層表面氧化或污染等都可能造成TSV失效。晶圓堆疊時，由于TSV直徑非常小（3μm～5μm），不易全部準確地對準，可能會造成大量的TSV失效，相鄰TSV之間的信號干擾是造成串擾故障的主要原因。綜合以上分析，如圖1所示為IMEC（Interuniversity Microelectronics Center）提供的產生失效TSV的可能情況［8］。

Figure 1 Reasons of producing failure TSV from IMEC圖1 產生失效TSV的原因（IMEC）

2.2 TSV失效率分析

由于三維芯片結構可以應用于多核處理器、片上網絡NoC（Network on Chip）、IP模塊等各種不同設計，因此三維芯片各層的TSV數量規模一般不同，少則成百，多則上萬。據相關研究［9］表明：現今封裝工藝下，單個TSV的失效率大約為10－4～10－5。假設相鄰TSV之間的失效是相互獨立的，由二項分布概率公式可得：

其中，F為三維芯片中單個TSV的失效率；N為三維芯片中TSV總數；Pf＿tsv＿n為三維芯片中出現n個TSV失效時的概率。同理，可以得到三維芯片的整體修復率，即：

P（Sm）為不采用任何冗余方案時，整個三維芯片中失效TSV數≤m時的修復率。根據公式（1）和公式（2）可計算出三維芯片中TSV數量規模分別為500、1 000、4 000、8 000、10 000時，整個三維芯片中失效TSV數n≤2時的修復率P（S2），使用Matlab工具計算，其結果分別如表1、表2所示。

Table 1 The P（S2）of failure TSV number≤2 in whole 3D chip when not using any redundancy scheme and the failure of single TSV is 10－5表1 當單個TSV的失效率為10－5時，整個三維芯片中失效TSV數n≤2時的修復率P（S2）（不采用任何冗余方案）

Table 2 The P（S2）of failure TSV Number≤2 in whole 3D chip when not using any redundancy scheme and the failure of single TSV is 10－4表2 當單個TSV的失效率為10－4時，整個三維芯片中失效TSV數n≤2時的修復率P（S2）（不采用任何冗余方案）

由表1和表2可知，在三維芯片中，隨著失效TSV數量n的變化，其所影響芯片的整體修復率也各不相同。其中“＊”表示該值非常小，可忽略不計。

由此可見，可以根據三維芯片內的TSV總數來預估失效TSV的個數。例如，假設單個TSV的失效率為10－4時，當TSV數量規模N為4 000時，所確定的失效TSV個數n為2，因此只要確保能修復這兩個失效TSV，就可以使三維芯片的整體修復率至少達到99.21%。

3 TSV鏈式冗余修復結構

3.1 TSV鏈式單冗余修復結構

TSV鏈式單冗余結構是指將三維芯片中的多個TSVs互連成一條鏈，單條TSV鏈式上只增加一個冗余TSV的鏈式結構。

三維堆疊芯片中相鄰堆疊層結構圖如圖2所示，TSV＿1、TSV＿2、TSV＿3、…、TSV＿N－1、TSV＿N分別代表TSV鏈式上從右到左的各個信號TSV，每個信號TSV兩端分別增加一個二選一多路選擇器（MUX2）；TSV＿R代表增加的冗余TSV，其兩端不需增加MUX2，且第一個信號TSV輸入端可以節省一個MUX2，當TSV正常時，MUX2選擇0端口傳輸信號，當TSV失效時，MUX2選擇1端口傳輸信號，圖2中的實線和虛線分別表示TSV正常和失效時的傳輸路徑。

Figure 2 Sketch map of single－redundancy TSV chain structure圖2 TSV鏈式單冗余結構示意圖

當該結構工作時，三維芯片上下層模塊之間的功能信號通過MUX2進行選擇傳輸，MUX2的選擇是由修復控制電路決定的。其工作原理為：通過芯片測試后得到TSV鏈上的每個信號TSV失效情況及其故障定位，產生控制信號去控制修復電路對TSV鏈進行冗余修復。當其中某個信號TSV失效時，利用控制信號將通過故障TSV的初始信號轉移到相鄰無故障的TSV中傳輸。以此類推，直到該TSV鏈式結構的最后一個初始TSV信號轉移到備用的冗余TSV中進行傳輸，使得故障TSV能夠修復。

如圖3所示為TSV鏈式單冗余修復結構的控制電路，T1、T2、T3、…、TN－1、TN分別表示TSV鏈式中經芯片測試后產生的各個TSV控制信號。SN表示MUX2的控制信號輸入，根據信號傳輸路徑可以推導出控制信號的表達式如（3）所示：

Figure 3 Control circuit structure of single－redundancy TSV chain圖3 TSV鏈式單冗余結構的控制電路圖

3.2 TSV鏈式雙冗余修復結構

TSV鏈式雙冗余結構是指將三維芯片中的多個TSVs互連成一條鏈，單條TSV鏈上增加兩個冗余TSV的鏈式結構。

如圖4所示，該結構是基于TSV鏈式單冗余修復結構進行的改進設計，通過在一條鏈上增加兩個TSV，然后采用三選一多路選擇器（MUX3）來控制TSV信號傳輸路徑。其主要思想類似于TSV鏈式單冗余修復結構，同樣是將通過故障TSV的信號轉移到相鄰無故障的TSV中進行傳輸，以此完成故障TSV的修復。然而，對于TSV鏈式雙冗余修復結構，其不僅要能夠修復TSV鏈上單個TSV失效，而且還需要修復TSV鏈中兩個TSV同時失效的情況。顯然這將增加修復電路的復雜性，同時給設計帶來挑戰。

綜合考慮以上因素，本文設計出了TSV鏈式雙冗余修復電路結構，其工作原理：當信號TSV都無故障時，MUX3選擇00端口傳輸信號；當有一個TSV失效時，MUX3選擇11端口傳輸信號；當有兩個TSV同時失效時，MUX3選擇10端口傳輸信號。如圖4所示，當TSV鏈中信號TSV出現故障時，其右邊無故障的信號TSV將按實線正常傳輸信號，而通過故障TSV的信號將會依次轉移到左邊無故障的TSV中進行傳輸（虛線標識路徑）。

TSV鏈式雙冗余修復結構的控制電路如圖5所示。

Figure 5 Control circuit structure of dual－redundancy TSV chain圖5 TSV鏈式雙冗余結構的控制電路圖

T1、T2、T3、…、TN－1、TN分別代表控制電路的輸入端口（芯片測試后產生），SaN、SbN為MUX3的使能控制端口（如圖6所示），根據TSV的失效情況及傳輸路徑，可以推導出MUX3的使能控制信號SaN、SbN表達式分別如公式（4）和公式（5）所示：

Figure 4 Sketch map of dual－redundancy TSV chain structure圖4 TSV鏈式雙冗余結構示意圖

如圖6所示為MUX3的內部電路結構，當SaNSbN＝00時，表示TSV沒有故障時的信號傳輸路徑端口；當SaNSbN＝11時，表示有一個失效TSV時的信號傳輸路徑端口；當SaNSbN＝10時，表示有兩個失效TSV時的信號傳輸路徑端口。

Figure 6 Internal circuit structure of MUX3圖6 MUX3的內部電路結構

MUX3由兩個MUX2構成，MUX2的內部電路結構如圖7所示。該結構相比而言面積開銷較小，延時較優。

Figure 7 Internal circuit structure of MUX2圖7 MUX2的內部電路結構

4 仿真與分析

4.1 單冗余仿真實驗

本實驗基于典型的兩層堆疊三維芯片，利用Virtuoso和HSPICE工具，選取的TSV鏈中信號TSV數量都為4，分別進行TSV鏈式單冗余修復電路仿真和雙冗余修復電路仿真實驗。其主要的單冗余修復電路如圖8所示，由于業界目前沒有統一的TSV模型標準，本文實驗在不影響設計目標的前提下，TSV采用傳輸門結構（如圖9所示），當TSV正常時，傳輸門導通，當TSV失效時，傳輸門關閉。傳輸門的控制信號同樣由T＿1、T＿2、T＿3、T＿4、T＿5控制，當它們為0時導通，相反為1時關閉。

Figure 9 Internal circuit structure of TSV圖9 TSV的內部電路結構

利用HSPICE進行仿真，當施加給TSV鏈上四個信號in〈1〉、in〈2〉、in〈3〉、in〈4〉輸入電壓波形如圖10所示，遍歷TSV無故障及有一個失效的情況下，其輸出仿真結果如圖11所示。從圖11中可以看到模擬輸出電壓結果out〈1〉、out〈2〉、out〈3〉、out〈4〉與輸入電壓波形功能一致，圖中出現了一定的延時及電壓降（0.9 V～0.899 998 V），主要是由于控制電路為組合邏輯，這驗證了電路功能的正確性。

Figure 8 Single－redundancy circuit structure of TSV chain with 4 signal TSVs圖8 含4個信號TSV的TSV鏈式單冗余電路結構

4.2 雙冗余仿真實驗

Figure 10 Input simulation wave chart of single－redundancy TSV chain structure圖10 TSV鏈式單冗余結構仿真輸入波形圖

Figure 11 Output simulation wave chart of single－redundancy TSV chain structure圖11 TSV鏈式單冗余結構仿真輸出波形圖

Figure 12 Dual－redundancy circuit structure of TSV chain with 4 signal TSV圖12 含4個信號TSV的TSV鏈式雙冗余電路結構

實驗基于四個信號TSV、兩個冗余TSV進行鏈式冗余結構設計，其雙冗余修復電路如圖12所示。芯片測試后經過測試電路中的掃描鏈掃描出串行的測試數據，如0100010、000001等，這時需要將其通過串轉并電路2（圖13所示），將串行輸入轉換為并行輸出并以此作為冗余控制電路的輸入，測試數據Test＿Data經過CLK和使能EN端控制，前五拍處于保持狀態，在第六拍進行并行輸出；同時Test＿Data需要從Die1傳輸到Die2，在設計時采用Double TSV結構，確保了信號傳輸的可靠性。

Figure 13 Internal structure of series transform parallel circuit圖13 串轉并電路的內部結構

值得注意的是，由于控制電路為組合邏輯，它不具有存儲記憶功能，設計中通過門控時鐘控制時鐘CLK的工作通斷，不僅可以降低功耗，而且還可以使觸發器中的數據保持不變。同理，圖8中的串轉并電路1，設計時只需要五個DFF和五個AND2門便可構成。

利用HSPICE進行仿真，TSV鏈上四個輸入信號in〈1〉、in〈2〉、in〈3〉、in〈4〉的輸入和輸出波形如圖14所示，當遍歷TSV無故障、有一個TSV失效、有兩個TSV同時失效時的所有情況下，其輸出仿真結果如圖14所示，通過對比輸入和輸出波形可以看出，控制電路功能正確，且達到預期的修復目的。此外，本實驗中未使用的MUX3端口統一接地處理。

5 結束語

本文提出了一種針對三維芯片中失效TSV的鏈式雙冗余修復方案，并對TSV鏈式單冗余/雙冗余修復電路進行了設計與功能實現。該方案基于TSV鏈式單冗余結構，通過多增加一個冗余TSV來完成兩個故障TSV的修復；此外，TSV鏈式雙冗余還考慮到其中一個冗余TSV失效的情況，并能對其進行修復。實驗結果表明，該冗余修復電路功能正確，同時通過邏輯門的復用，降低了控制電路的面積開銷，根據失效率估算統計表可知，該結構可以使三維芯片整體修復率達到91.97%以上，從而提高了芯片的成品率并確保了芯片的高可靠性。

Figure 14 Input and output simulation wave chart of dual－redundancy TSV chain structure圖14 TSV鏈式雙冗余結構仿真輸入和輸出波形圖

［1］ Banerjee K，Souri S J，Saraswat K C，et al.3－D ICs：A novel chip design for improving deep－submicrometer interconnect performance and systems－on－chip integration［J］.Proc of the IEEE，2001，89（5）：602－633.

［2］ Xu Qiang，Li Jiang，Eklow B，et al.Yield enhancement for 3D－stacked ICs：Recent advances and challenges［C］∥Proc of Asia South Pacic Des Autom Conference，2012：731－737.

［3］ Lung Chiao－ling，Chien Jui－hung，Shi Yi－yu，et al.TSV faulttolerant mechanisms with application to 3D clock networks［C］∥Proc of SoC Design Conference（ISOCC），2011：127－130.

［4］ Loi I，Mitra S，Lee T H，et al.A low－overhead fault tolerance scheme for TSV－based 3D network on chip links［C］∥Proc of the IEEE/ACM International Conference on CAD，2008：598－602.

［5］ Hsieh A－C，Hwang T－T，Chang M－T，et al.TSV redundancy：Architecture and design issues in 3D IC［C］∥Proc of IEEE/ACM Design，Automation，and Test in Europe，2010：166－171.

［6］ Wang Wei，Dong Fu－di，Chen Tian，et al.3D－SIC TSV faulttolerant scheme based on multi－chains［J］.Computer Engineering and Applications，2012，48（20）：75－80.（in Chinese）［7］ Wang Wei，Dong Fu－di，Fang Fang，et al.Multi－chain type configurable fault－tolerant scheme in 3D－SIC［J］.Electronic Measurement and Instrument，2012，26（2）：126－131.（in Chinese）

［8］ Noia B.Pre－bond and post－bond test solutions for 3D stacked ICs［Z］.Durham：Duke University，2012.

［9］ Miyakawa.A 3D prototyping chip based on a wafer－level stacking technology［C］∥Prcoc of Design Automation Conference，2009：416－420.

附中文參考文獻：

［6］ 王偉，董福弟，陳田，等.一種多鏈式結構的3D－SIC過硅通孔（TSV）容錯方案［J］.計算機工程與應用，2012，48（20）：75－80.

［7］ 王偉，董福弟，方芳，等.3D－SIC中多鏈式可配置容錯結構［J］.電子測量與儀器學報，2012，26（2）：126－131.