一種1.9v供電、8位3.0GSPS A/D轉換器設計

引言

隨著計算機技術、多媒體技術、信號處理技術、微電子技術的不斷發展，模數（A/D）轉換器的應用已經逐漸滲透到生活中的各個領域。在許多現代先進電子系統的前端和后端都要用到GHz以上高性能A/D轉換器，以改善數字處理系統的速度和性能，特別是諸如高端示波器、數字機頂盒、激光多普勒測速、醫療成像系統以及包括無線電話和基站接收機在內的現代數字通信系統應用對高速、高性能A/D轉換器的需求不斷增加。這些應用對數據采集系統中的模擬輸入帶寬、采樣速率、信噪比等技術指標都提出了越來越高的要求，超高速A/D轉換器已經成為當前國內外研究的熱點。

轉換器結構及電路設計

在超高速A/D轉換器的設計中，一般多采用全并行flash結構、折疊內插式和時間交織等結構。全并行flash結構的優點是只需單相時鐘、結構設計簡單以及高頻性能好：缺點是所需的比較器數目與分辨率成指數關系，因此它消耗的功耗、占有的芯片面積和輸入電容也與分辨率成指數關系，因此全并行結構多適用于分辨率在8位以下的超高速A/D轉換器設計。

本文設計的8位精度、超高速A/D轉換器采用了新穎的時間交織工作模式折疊內插式電路架構，其優點是在兼顧面積和功耗的同時，可實現GHz以上的超高轉換速率。轉換器整體電路結構如圖l所示，四路8位精度、采樣率為750MHz的子模數轉換電路按照90°的時鐘相移差循環交織工作，可以實現3.0GHz的轉換速率。

折疊內插量化電路

折疊內插量化電路模塊是8位3.0GSPS A/D轉換器的核心電路，本文設計的兩級級聯折疊內插量化電路內部包括了3×3倍折疊電路和3×4倍插值電路以及高速比較器電路等。折疊技術通過對輸入信號的折疊，降低比較器的數目，在本設計中，采用3×3倍級聯折疊電路使比較器數目由約256個降低到約32個，大大節約了芯片面積和電路功耗。采用3×3倍級聯折疊，而不是一次9倍折疊有利于降低節點的寄生電容，保證電路的高帶寬。內插技術降低預放大器及折疊電路的模塊數，有利于降低量化電路的輸入電容，本文設計的轉換器采用3×4倍的高插值率使輸入電容降低為約lpF，有利于采/保電路的設計，提高電路工作速度。3×4級聯插值分散了節點的寄生電容，保證了電路的高速度。預放大電路和折疊電路，共同組成了3級放大電路，放大了差分輸入信號，有利于降低比較器失調的影響，提高比較器的量化精度。

寬帶超高速采樣/保持電路

對于8位精度的超高速A/D轉換器而言，輸入信號經采樣保持電路之后，可以變成一個準直流的信號，對于帶寬和動態建立精度的要求降低，有利于提高A/D轉換器的速度和精度。同時對折疊插值式ADC來說，信號將會通過粗通道和細通道，兩個通道對于信號進行并行處理，如不經過采樣保持電路，那么兩個通道之間的時序差別在輸出端將會產生極大的“毛刺”效應。在信號輸入端經過采樣保持電路后，可以實現兩個通道的預同步，從而使雙通道在時序方面保持同步，精度提高。

本文設計了一款新型開環全差分主從式超高速采樣/保持電路結構，如圖2所示。電路采用全差分結構有利于抵消電路的偶次諧波失真和直流失調：主從式結構通過隔離運放中較大輸入電容的影響，擴展了采樣電路的帶寬，有利于提高主采樣電路的速度及精度。另外，在采樣保持電路前端采用內部輸入驅動電路，有利于輸入信號同步和隔離輸入信號噪聲。輸入驅動電容采用NMOS管，輸出驅動電路采用PMOS管，輸入信號經歷兩次電平移位后相同，有利于后級電路的接收。四路工作在750MHz采樣率的子采樣/保持電路模塊按0°，90°，180°，270°相移時鐘先后對輸入信號進行依次采樣、保持，并循環交替工作，共同實現3.0GHz的信號采樣率。

寬帶模擬開關

良好的模擬輸入開關是一個超高速A/D轉換器實現優異性能的基礎，因此在轉換器的設計中，一個高帶寬、低失真的模擬開關是必不可少的。要使開關具有低失真特性，最基本的思想就是使得開關的柵源電壓與輸入信號無關，并盡可能地消除體效應的影響。本文設計的模擬開關電路結構如圖3所示。

圖3中，N1、N2、P1、P2、P6、P7、N9等晶體管組成了低失真、寬帶NMOs開關：其它部分用于控制開關的開啟與關斷：V1、v2是直流偏置電壓。電路的工作過程如下：當時鐘CLK1為高電平時，節點①為低電平，適當的v1、V2偏置使得P9、P10、N11均導通，所以節點④被偏置到Vdd電位，P8管導通，使得節點③的電位近似為2Vdd，從而P7和N9導通，并為N1和P1通路提供偏置電流，開關N2導通，最終N2的柵源電壓等于N1和P1的開啟電壓之和。反之，當時鐘CLK1為低電平時，節點④被電容N10自舉到接近2Vdd的電位，由于節點⑦的電位也近似為2Vdd，故P8截至，同時節點②為低電位，N4管導通，最終使得節點⑥為低電平，NMOS開關N2關斷。

高速混合型比較器

模數轉換器通過比較器才能產生最后的輸出碼，需要數量較多的比較器。比較器會為模數轉換器帶來延遲、精度、功耗、輸入電壓范圍、輸入阻抗以及芯片面積等諸多方面的影響。比較器的性能，特別是速度和精度，會直接決定模數轉換器所能夠實現的性能。

在高速A/D轉換器的設計中，一般都采用動態鎖存再生比較器。動態鎖存比較器內部包含一個交叉耦合的正反饋回路，從而能夠大大地提高比較器的速度。同時由于動態比較器在復位過程中，電路中沒有直流通路，所以相對靜態比較器，其靜態功耗大大減小。這種結構的不足之處是在復位狀態和再生狀態之間還存在一個過渡狀態，用于完成共源節點電位的建立，會影響比較器的再生速度。在再生狀態時，比較器電路中會有很大的動態電流，會產生比較大的動態誤差。由于本設計前級電路的增益足夠大，能夠使得比較器自身的失調電壓被忽略。因此，在進行比較器的設計時，可放寬對于失調電壓的要求，著重提高比較器的再生速度。

本文所設計的比較器如圖4所示。CLK為高電平時，M13、M16、M20、M23開啟，再生級的N2、N3會被復位到相同的電位。而由于M17被一個預設的直流電平偏置，這時節點N1仍會維持在一個較高的電位。當cLK為低電平時，M13、M16、M20、M23均關閉，比較器工作在再生狀態。前級電路的輸入VINN、VINP通過M14、M15輸入到鎖存再生級。M11和M12構成了一組正反饋，正反饋使得N1、N2的輸出電位被分離成一組不平衡的輸出（一端為高接近vDD，一端為低接近GND）。這一組非平衡的輸出經過輸出鎖存級進一步的調整后，產生最終的比較器輸出信號。

與傳統的動態鎖存式比較器相比，增加了一個由預設直流電平偏置的管子M17，M17會在比較器的工作過程之中一直穩定地提供一個恒定的靜態電流，從而大大提高了比較器的再生速度，完全滿足本文轉換器設計對于比較器速度的要求。

數字校準技術

數字校準技術的應用可以使得在進行超高速A/D轉換器設計時，著重注意A/D轉換器的速度性能提高，打破按器件匹配進行設計的傳統方式。在進行A/D轉換器設計時，可以選用更有利于發揮A/D轉換器速度優勢的器件，將進行失調校正、精度優化的工作由數字校準技術完成。對于超高速折疊內插A/D轉換器而言，在選擇校準方法時，首先要考慮到其校準的速度要求，在優先保證高速度的前提下，再考慮其精度。因此，本文中的超高速折疊內插A/D轉換器采用了前臺數字校準方法，結構如圖5所示。

其工作過程如下：校準電阻串采用N組間隔均勻的校準矢量電壓VCAL，為N個直流電平。輸入MUX模擬開關電路為二選一電路，在正常模式下選擇外部信號輸入，在校準模式下選擇矢量電壓VCAL輸入。校準邏輯模塊對校準模塊進行邏輯控制和時序控制。可加/可減計數器是校準電路的運算核心，產生的數值將作為電流DAC的碼位，并產生對應的調整電流。ADC模塊的比較器產生輸出信號，這個輸入信號作為ADC模塊的反饋在校準部分輸入，通過對于反饋信號的判斷，調整接口DAc的電流大小，從而使得A/D轉換器的誤差得到補償，實現電路的校準。由于校準矢量信號依次通過了采保電路和轉換電路，故整個模擬通道都得到了校準。

仿真結果

單元電路模塊在Spectre仿真條件下進行設計仿真，包括電壓拉偏、溫度拉偏以及工藝角拉偏仿真等：整體電路的前仿及后仿則全部采用快仿工具完成仿真。轉換器電路主要技術指標的仿真結果匯總見表1。

流片及測試結果

本文設計的8位3.0GSPS A/D轉換器晶體管總數約為70萬個，整體測試結果版圖面積約為4.10×4.05mm²，采用0.18μmCMOs工藝流片，選用LQFP144封裝，電路照片見圖6。圖7、圖8和圖9分別給出了轉換器樣片典型應用條件下的DNL、INL以及輸入為747.390906MHz正弦波信號時的頻譜分析結果。從圖中可以看出，本文設計的8位3.0GSPS A/D轉換器DNL最大值為0.22LSB，INL最大值為0.32LSB，常溫條件下轉換器的有效位為6.95Bits、信噪比達44.10dB、信噪諧波失真比為43.57dB、總諧波失真為-52.68dB、無

結論

本文采用0.18μmCMOs工藝設計了一款單電源1.gv供電、8位精度、采樣速率可達3.0GHz的超高速A/D轉換器。仿真及測試結果表明：本文設計的超高速A/D轉換器差分非線性誤差小于±0.22LSB、積分非線性誤差小于±0.32LSB.在3.0GHz的采樣頻率、800mV的輸入信號范圍、747.390906MHz信號輸入頻率下，有效位可達7.0位左右，信噪比超過44dB，功耗不到2W。由此可見，本文設計的8位3.0GSPS A/D轉換器具有良好的靜態及動態特性、功耗適中，可滿足高端測試設備、數字機頂盒、通信系統等應用對高性能、超高速A/D轉換器的需求。