一種低功耗水下多通道實時采集存儲裝置的設計

宋 丹，任勇峰，姚 宗

(中北大學儀器科學與動態測試教育部重點實驗室，太原030051)

隨著科學研究深度的日益提高，要求采集存儲裝置在能滿足各種信號采集調理的同時，可實現低功耗、高可靠性、高集成度以及能適應復雜多變的環境。

1 系統總體結構設計

該數據采集系統主要由信號調理電路、A/D轉換器、FPGA控制器，FLASH存儲器、USB單片機、電源管理電路、時統信號接口電路等構成。其中，FPGA作為內部控制器，控制整個系統完成信號采集存儲、讀數、擦除等操作。

系統由外部啟動觸點啟動上電，FPGA配置完成后進行系統狀態檢測，即USB硬件接口檢測。

狀態檢測結束后，若確認USB電纜未與上位機連接，在FPGA的控制下，系統通過鋰電池負責給壓力傳感器和慣性組合傳感器供電，并對10路壓力信號和6路姿態信號分別進行調理后送入一組16選1模擬開關，選通輸出模擬信號，并經過跟隨、分壓、跟隨電路調理后，送入A/D轉換器轉換，轉換后的數字量由FLASH進行存儲。

狀態檢測結束后，若確認USB電纜與上位機連接，此時可對系統進行讀數/擦除操作。上位機發出讀數/擦除指令后，通過USB接口芯片處理相應指令后，FPGA啟動讀FLASH模塊并將數據送往上位機進行存盤和處理或啟動擦除FLASH模塊對FLASH進行擦除操作。系統框圖如圖1所示。

圖1 采集系統框圖

2 壓力、姿態信號調理電路設計

2.1 壓力信號調理電路

系統選用的10路壓力傳感器要求采用1.5 mA恒流源激勵，傳感器內部采用惠斯通電橋結構，差分輸出，輸入輸出阻抗典型值為3.5 kΩ，最大值為4 kΩ。根據傳感器供電要求，本設計采用LM134構成1.5 mA恒流源激勵給傳感器供電，考慮到傳感器最大輸出阻抗為4 kΩ，產生的共模電壓達6 V，根據LM134最小供電壓差2.5 V要求，此處采用9 V電源作為LM134的供電輸入［1］。

本設計采用單電源(+3 V～+12 V)供電的儀表放大器AD623，其可通過改變增益可調電阻實現增益編程，最高增益設置達到1 000倍。其中增益可調電阻計算公式為 Rg=100 kΩ/(G-1)［2］。

根據傳感器信號輸出范圍-10 mV～145 mV，要將其調理到0～5 V送給采集電路，AD623設計放大倍數為30.4倍，可得信號的輸出范圍-0.304 V～+4.408 V，再加上+0.5 V的參考電壓，則最終信號調理輸出范圍為+0.196 V～+4.908 V。壓力傳感器供電及調理電路如圖2所示。

圖2 壓力傳感器供電及信號調理電路

2.2 姿態信號調理電路

在6路姿態輸出信號中，3路加速度輸出信號范圍為0～5 V，采用電壓跟隨電路設計，如圖3所示。跟隨電路作用:提高輸入阻抗，降低輸出阻抗，提高其驅動負載的能力，使抗干擾能力大大提高。

三軸向角速度輸出共模電壓為2.5 V，差模電壓峰峰為3.3 V，該信號由AD623進行放大調理，其中AD623為差分輸入，設計差分正端輸入角速度信號，差分負端輸入2.5 V參考電壓，進行1.42倍放大到0～5 V范圍，儀表放大電路如圖4所示。

圖3 電壓跟隨電路

圖4 姿態信號儀表放大電路

3 電源管理電路

3.1 自保持功能

啟動信號為無源觸點，啟動信號閉合后系統上電，并具有自保持功能。當啟動觸點閉合后，電池電源對電容C1～C3充電以建立電壓，起到上電延時的作用，有效地防止了誤啟動。當電壓達到電源芯片使能端有效閾值時，電源芯片輸出工作電源系統上電，之后內部控制系統產生有效使能信號ENAVDD完成供電自保持，如圖5所示。

3.2 防止水中誤啟動的措施

針對系統浸入水中工作的情況，我們對系統進行了防止水中誤啟動的電路設計，并進行了水中工作測試試驗。

測試水域阻抗為8 kΩ，若系統內部的串行啟動電阻太小，會導致啟動線通過水介質構成通路，啟動上電，且在記錄完畢后不能掉電。按冗余設計考慮，水域阻抗為3 kΩ，最終啟動觸點接口電路如圖5所示。

圖5 啟動觸點接口電路

此次設計選用的電源模塊MIC29302的閾值電壓為1.4 V，整個系統采用兩節鋰電池供電，正常工作電壓(電池供電輸入)在7 V～8.4 V之間，經過二極管后電壓(BATVCC)保持在6.3 V～7.7 V之間，設計應保證:(1)兩根啟動信號線未浸入水中時，啟動觸點閉合后，在最低的電壓6.3 V仍可以正常使能啟動。(2)兩根啟動信號線浸入水中時，系統在最高的電壓7.7 V仍不發生自行使能啟動。經計算可知，在第一種情況下，電源的使能電壓為1.44 V，高于電源模塊的閾值電壓，系統正常工作。在第2種情況下，水的阻抗按照3 kΩ進行計算，電源的使能電壓為1.34 V，低于電源模塊的閾值電壓，防止了水中誤啟動。

經過實際測試，當水的阻抗大于3 kΩ時，系統啟動線浸入水中后，不會自行啟動上電。

3.3 低功耗的實現方式

系統設計時選用低功耗器件，自身功耗相對較小。同時設計保證:當系統檢測到與上位機連接后，可進行讀/擦除等操作，此時由USB接口對系統供電(USB總線可提供5 V電壓、500 mA電流，對于功耗較小的設備來說這是非常有效的［3-4］)。工作流程為:內部控制系統有效使能信號ENAVDD，通過電源管理模塊給系統掉電，此時恒壓源和恒流源不給傳感器供電且采集電路也未工作。整個系統采用USB接口供電，有效地降低了電池的功耗。如圖6所示。

圖6 USB接口給系統供電電路

4 時統信號接口設計

時統信號是整個系統的時間基準，其到來時刻作為系統的時間零點，因此有效接收時統信號對系統至關重要［5］。

4.1 硬件電路設計

FPGA端的初始狀態由上拉電阻R3保持高，外部時統觸點閉合后，驅動光耦給FPGA輸出時統信號，此時FPGA端為低，表明時統信號到來。

圖7 時統觸點接口電路

4.2 時統信號接收消抖邏輯設計

在實際使用過程中，系統往往受到復雜的電磁干擾，時統信號在閉合過程中伴隨著信號抖動，這就導致時統信號可能在低有效的情況中出現高電平的尖峰脈沖干擾，我們在時統信號接收邏輯中采取了有效消抖方式，確保時統信號接收的及時可靠［6］。

常用的消抖方式為信號延時消抖，原理是對外部信號進行高頻采樣，當連續采到N個點發生跳變，消抖后的內部信號隨之改變［7］。該種方式的缺陷是:若出現均等時間的干擾脈沖，且干擾信號周期小于采樣信號周期，那么消抖后的內部信號始終不會發生跳變。如圖8所示。

圖8 延時消抖缺陷示意圖

時統信號屬于電平信號，本設計選用抽樣判決法對時統信號進行消抖。該消抖算法是基于概率統計方法的。系統每隔時間τ對時統信號進行一次采集，在FPGA內部調用15 bit的內部寄存器，將第1次采集的信號放在寄存器的第1位，然后每采集一次，內部寄存器移位一次，相當于對時統信號進行加窗判斷，并滾動執行。直到判斷出15 bit的寄存器中有10 bit的低有效，那么便認為是有效的時統信號。如圖9所示。

圖9 抽樣判決消抖示意圖

設寄存器的位數為m，寄存器中低電平的個數設為n，且

該實例中:當η≥66.7%，認為輸入狀態發生了由高到低的變化，真正的時統信號到來。當η＜66.7%，認為出現了干擾信號。為了使系統運行可靠，可根據實際觸點的抖動情況對寄存器的位數以及百分比例進行調整，從來對干擾信號進行有效的剔除。

5 邏輯設計

階段時刻標記S1～S7內容如下:

S1 啟動觸點閉合;

S2 采集裝置上電復位待機;

S3 采集裝置通過USB接口與上位機連接，由外部USB電源供電，并進入上電復位待機狀態;

S4 判斷USB在線指令USB_ONLINE，若USB不在線USB_ONLINE=“1”，則FPGA下發供電自保持指令有效ENAVDD=“1”，系統由內部電池供電工作，同時啟動采集裝置進入采編存儲狀態。在該狀態下，先從前向后依次判斷存儲器16個分區是否記滿，若有空區域，則將本次上電采編數據存入該空著的存儲分區中，并啟動30s采編存儲計時器計時;若判斷到16個存儲分區已記滿，則直接跳入S7，系統掉電。

若USB在線USB_ONLINE=“0”，則FPGA下發供電自保持指令無效ENAVDD=“0”，系統由上位機USB電源供電工作，采集裝置進入暫停讀數的待機狀態，此時可由上位機軟件控制進行采集裝置分區讀數與擦除操作。

S5:接收到采集裝置時統信號;

S6:采集裝置時統信號經過30ms消抖判斷有效時，采編幀計數清零;

S7:停止采集，FPGA下發供電自保持無效指令ENAVDD=“0”，系統掉電。

S8:上位機操作完畢，USB電源斷開后，采集裝置掉電。

圖10 工作時序設計

6 數據的分區存儲設計

根據技術指標要求以及上電時間、采樣率和幀格式要求，經計算知:系統一次上電記錄數據量約為12 Mbytes，為保證冗余設計，將系統分為16區，每區均為16 Mbytes的容量設計。

系統上電后，每次都從第1區開始順序檢測是否有數據，如果第1區沒有數據，則把該次啟動采集的數據寫入第1區，系統每次上電工作30 s后自動掉電完成此次記錄;若第1區有數據，則依次檢測剩下各區的記錄情況，直到檢測到某區無數據才把該次啟動采集的數據寫入該區。若16區都已記滿，再次啟動采集后，系統上電后自動掉電，不論怎樣啟動采集也不會把數據覆蓋后再寫入，除非執行擦除操作把存儲器中的數據清空［8］。

數據的分區存儲設計，保證了系統在不擦除的情況下實現多次啟動存儲操作，若發生誤啟動狀況，確保數據的及時有效存儲，提高了系統的冗余性和可靠性。

7 結束語

經過多次試驗，系統能有效接收上位機命令并執行相應操作、能采集數據并進行多次啟動后分區存儲。在水中測試過程中未出現誤啟動狀況，系統運行穩定可靠。該設計方案已在某試驗中得到應用。

［1］LM134.Data Sheet［EB/OL］.http://www.national.com，2000，3.1-14.

［2］AD623.Data Sheet［EB/OL］.http://www.analog.com，1997 ～2008，16.1-24.

［3］蕭世文.USB 2.0硬件設計［M］.北京:清華大學出版社，2002:8-10.

［4］范延濱.微型計算機系統原理、接口與EDA設計技術［M］.北京:北京郵電大學出版社，2006:389-392.

［5］李玉峰，韓曉紅，劉洋，等.基于FPGA的高速數據采集系統的實現與性能分析［J］.電子器件，2012，35(6):709-712.

［6］姚宗.某型固態數據記錄器的研制［D］.中北大學，2010.

［7］常高嘉，馮全源.基于FPGA的高速數據采集系統的設計與實現［J］.電子器件，2012，35(5):615-618.

［8］文豐，趙艷利，甄國涌.基于FPGA的高速數據采集存儲系統設計［J］.電子科技，2009，25(5):235-238.