民用機(jī)載電子硬件的SEU 效應(yīng)FPGA 仿真測(cè)試研究*

薛茜男，王 鵬 ，田 毅，白 杰

(中國(guó)民航大學(xué)適航審定技術(shù)與管理研究中心，民用航空器適航與維修重點(diǎn)實(shí)驗(yàn)室，天津300300)

現(xiàn)場(chǎng)可編程門陣列FPGA(Field Programmable Gate Array)等數(shù)字電路已被廣泛應(yīng)用于航空航天等多方面領(lǐng)域。目前，民用機(jī)載電子硬件等相關(guān)開發(fā)很多都是基于FPGA 技術(shù)，諸如信號(hào)處理、監(jiān)控、發(fā)動(dòng)機(jī)控制等。由于FPGA 的可編程性，使得其具有極大的靈活度，可以配置執(zhí)行任何用戶指定的操作。同時(shí)，F(xiàn)PGA 還可以及時(shí)修訂不正確的設(shè)計(jì)和重新配置FPGA 而避免一些錯(cuò)誤的發(fā)生［1］。FPGA 比起ASIC 等其他電路芯片系統(tǒng)有著不可比擬的優(yōu)勢(shì)，但是FPGA 對(duì)于重離子和原子所引起的單粒子效應(yīng)非常敏感，尤其是近年來高密度集成芯片的出現(xiàn)，電路容量增大、操作電壓降低使得它們?cè)谳椛洵h(huán)境下的可靠性降低［2－3］。單粒子效應(yīng)引起的邏輯翻轉(zhuǎn)會(huì)影響到用戶設(shè)計(jì)的觸發(fā)器，F(xiàn)PGA 配置比特流，和任何隱藏的FPGA 寄存器或狀態(tài)機(jī)。其中配置比特流的翻轉(zhuǎn)是特別重要，因?yàn)檫@樣的翻轉(zhuǎn)會(huì)直接影響電路的工作狀態(tài)和相關(guān)動(dòng)作。如果配置位翻轉(zhuǎn)，電路的工作會(huì)被改變，將直接導(dǎo)致資源和邏輯功能被打亂。

單粒子效應(yīng)引起的翻轉(zhuǎn)故障是由粒子和PN 結(jié)相互作用引起的一種暫態(tài)故障，主要是由單粒子翻轉(zhuǎn)SEU(Single Event Upset)及單粒子瞬態(tài)脈沖SET(Single Event Transient)這些單粒子效應(yīng)引起的，對(duì)SRAM 型的FPGA 上實(shí)現(xiàn)的電路具有特別嚴(yán)重的影響。由于三模冗余 TMR (Triple Modular Redundancy)技術(shù)簡(jiǎn)單性以及高可靠性，被廣泛使用于FPGA 電路中的SEU 效應(yīng)的容錯(cuò)技術(shù)。文獻(xiàn)［4－5］中表明三模冗余的容錯(cuò)技術(shù)可大幅度提高FPGA在SEU 效應(yīng)影響下的可靠性。

FPGA 等數(shù)字電路已經(jīng)成為航空飛行控制的基本組成部分。不同于航天領(lǐng)域，盡管航空飛行遭受輻射的強(qiáng)度和機(jī)率都會(huì)較低，但是隨著數(shù)字電路技術(shù)的發(fā)展，工藝尺寸已經(jīng)達(dá)到微米甚至納米級(jí)尺度，在實(shí)現(xiàn)高密度和高集成度的數(shù)字電路同時(shí)也使得數(shù)字電路更加容易受到重離子轟擊造成單粒子翻轉(zhuǎn)故障［6］。特別是對(duì)于民用航空領(lǐng)域，較長(zhǎng)的使用時(shí)間和很高的使用頻率對(duì)FPGA 等相關(guān)數(shù)字電路的可靠性都提出了更高的要求。實(shí)驗(yàn)數(shù)據(jù)表明［7－8］，在6 000 inch 北緯40°飛行時(shí)，器件發(fā)生SEU 的概率為1.85×10－2次/(天·器件)。假設(shè)一塊航空電子電路板上有4 個(gè)FPGA，航空電子系統(tǒng)含有4 塊板，則此航空電子系統(tǒng)的平均翻轉(zhuǎn)間隔時(shí)間為9 h，遠(yuǎn)達(dá)不到可靠性要求。聯(lián)邦航空管理局(FAA)2011 年2 月最新發(fā)布的《機(jī)載系統(tǒng)的微處理器的選擇和評(píng)價(jià)手冊(cè)》［9］中專門提到單粒子翻轉(zhuǎn)引起的軟故障會(huì)導(dǎo)致寄存器配置位的改變，并提出應(yīng)該對(duì)SEU 效應(yīng)進(jìn)行監(jiān)控。ARJ21 影子審查開展后，F(xiàn)AA 在其獨(dú)立的問題紀(jì)要中提到需要考慮的“單粒子效應(yīng)”問題，要求對(duì)其進(jìn)行額外檢查以保證功能的正確性和完整性。因而，亟待民用機(jī)載電子硬件適航審定人員開展單粒子效應(yīng)測(cè)試研究工作，評(píng)估機(jī)載電子硬件數(shù)字電路對(duì)單粒子效應(yīng)的防護(hù)能力。

目前，對(duì)FPGA 等數(shù)字電路抗SEU 效應(yīng)的測(cè)試方法主要包括航空航天器搭載實(shí)驗(yàn)［10］、地面高能粒子輻照實(shí)驗(yàn)［11］和單粒子翻轉(zhuǎn)故障注入實(shí)驗(yàn)［12］。其中搭載試驗(yàn)周期長(zhǎng)，成本高，試驗(yàn)靈活性差。地面高能粒子輻照實(shí)驗(yàn)需要昂貴復(fù)雜的設(shè)備，測(cè)試周期長(zhǎng)，靈活性差，而且是有損測(cè)試。另外，由于SEU 是一種隨機(jī)事件，為了保證實(shí)驗(yàn)中能夠確保觀察到單粒子翻轉(zhuǎn)現(xiàn)象，需要加長(zhǎng)測(cè)試時(shí)間或是采取加速手段，這都對(duì)實(shí)驗(yàn)設(shè)計(jì)提出了很高要求。單粒子翻轉(zhuǎn)故障注入的方法實(shí)現(xiàn)靈活，測(cè)試率高，對(duì)器件沒有物理?yè)p傷，不受器件固有SEE 性能和其他輻射效應(yīng)影響，受到了許多研究人員的關(guān)注。

本文以仿真SEU 故障注入為手段，從民用機(jī)載電子硬件數(shù)字電路中主流的三模冗余技術(shù)入手，設(shè)計(jì)了SEU 效應(yīng)仿真測(cè)試電路，可仿真檢測(cè)系統(tǒng)是否受SEU 故障影響引起系統(tǒng)失效，并計(jì)算系統(tǒng)的SEU故障失效率。基于Altera Cyclone? Ⅳ4CE115 FPGA 器件，將冗余系統(tǒng)與多時(shí)鐘沿觸發(fā)相結(jié)合，提高了電路的檢錯(cuò)能力。模擬高空輻射環(huán)境對(duì)冗余系統(tǒng)進(jìn)行故障注入，通過與參照單元的比較，可直接靈活地仿真測(cè)試SEU 故障的發(fā)生。

1 SEU 故障注入技術(shù)原理

1.1 SRAM 型FPGA 的單粒子效應(yīng)

由于SRAM 的FPGA 對(duì)于帶電粒子的輻射特別敏感，當(dāng)某個(gè)基本電路單元受到高能粒子入侵產(chǎn)生單粒子翻轉(zhuǎn)故障時(shí)，這個(gè)故障可以通過新生的關(guān)系，擴(kuò)大到更大的作用區(qū)域，甚至導(dǎo)致電路輸出失效。在空間輻射環(huán)境下，由于高能粒子入射到SRAM 型FPGA并最終導(dǎo)致電路輸出軟失效是一個(gè)復(fù)雜的隨機(jī)過程［13］。首先，高能粒子穿過航天器表面的防護(hù)層及器件封裝材料，抵達(dá)器件的敏感區(qū)域。然后，考慮粒子抵達(dá)敏感區(qū)域后與器件材料發(fā)生相互作用，使得器件特性發(fā)生變化，導(dǎo)致某些存儲(chǔ)單元或處理節(jié)點(diǎn)發(fā)生了位翻轉(zhuǎn)的邏輯狀態(tài)異常，發(fā)生了軟故障。最后，單粒子翻轉(zhuǎn)發(fā)生后在系統(tǒng)內(nèi)部擴(kuò)散和傳播，最終導(dǎo)致系統(tǒng)輸出結(jié)果偏離預(yù)期或出現(xiàn)錯(cuò)誤動(dòng)作，造成系統(tǒng)失效。單粒子翻轉(zhuǎn)的概率取決于器件的翻轉(zhuǎn)截面和粒子通量，而粒子通量與輻射環(huán)境有關(guān)，翻轉(zhuǎn)截面是器件本身的物理特性，表征的實(shí)際上就是器件的固有抗單粒子翻轉(zhuǎn)能力。單粒子翻轉(zhuǎn)將按照一定的概率轉(zhuǎn)化為系統(tǒng)輸出的軟失效，這個(gè)過程與系統(tǒng)硬件和軟件的體系結(jié)構(gòu)以及工作負(fù)載(對(duì)FPGA 就是用戶電路)有關(guān)，如FPGA 中未使用到的配置比特流資源等，這些單元是否發(fā)生單粒子翻轉(zhuǎn)都不會(huì)被傳播。目前，研究人員對(duì)于單粒子效應(yīng)仿真研究的主要是關(guān)注在軟故障發(fā)生的前提下，是否導(dǎo)致失效發(fā)生，目的在于分析系統(tǒng)在單粒子翻轉(zhuǎn)發(fā)生后的對(duì)電路輸出的影響。

1.2 SEU 故障注入方法

故障注入技術(shù)是通過人為向系統(tǒng)中注入故障，并觀察系統(tǒng)的行為來對(duì)容錯(cuò)系統(tǒng)可信性進(jìn)行驗(yàn)證的一項(xiàng)技術(shù)［7］。按照注入的方式，可將故障注入分為3 種［8］:基于硬件的故障注入、基于軟件的故障注入和基于仿真的故障注入［14］。基于仿真的故障注入是在設(shè)計(jì)階段對(duì)系統(tǒng)的可靠性進(jìn)行評(píng)價(jià)的一種有用的實(shí)驗(yàn)方法，在設(shè)計(jì)階段盡早地發(fā)現(xiàn)錯(cuò)誤并進(jìn)行修正。并且，與其他技術(shù)相比，基于仿真技術(shù)所建模的組件具有較高的可觀察性和可控制性。

2 SEU 效應(yīng)仿真測(cè)試

2.1 基于FPGA 的SEU 效應(yīng)仿真測(cè)試模型的建立

本文介紹的面向民用機(jī)載電子硬件SEU 效應(yīng)仿真測(cè)試系統(tǒng)構(gòu)成如圖1 所示，由測(cè)試計(jì)算機(jī)、基于FPGA 的測(cè)試仿真板組成。測(cè)試計(jì)算機(jī)為USB 接口的PC 機(jī)，通過JTAG 接口對(duì)FPGA 器件加載冗余電路、進(jìn)行配置或者編程及調(diào)試，并完成測(cè)試信號(hào)設(shè)定。測(cè)試仿真板是整個(gè)系統(tǒng)的核心組成部分，由一片Altera Cyclone? Ⅳ4CE115 FPGA 器件實(shí)現(xiàn)。

圖1 民用機(jī)載電子硬件SEU 效應(yīng)仿真測(cè)試系統(tǒng)構(gòu)成

2.2 SEU 效應(yīng)仿真測(cè)試過程

在測(cè)試過程中，首先，使用仿真器的內(nèi)建命令進(jìn)行了錯(cuò)誤注入，運(yùn)用TB 文件對(duì)輸入數(shù)據(jù)進(jìn)行控制，以模擬真實(shí)情況下的SEU 效應(yīng)引起的翻轉(zhuǎn)故障。仿真測(cè)試過程中，由測(cè)試計(jì)算機(jī)控制測(cè)試單元是否正常工作，當(dāng)收到故障注入命令后，系統(tǒng)會(huì)啟動(dòng)模擬故障模式，在觸發(fā)時(shí)刻同時(shí)，故障注入數(shù)據(jù)輸入到系統(tǒng)接收端。測(cè)試單元接收故障注入數(shù)據(jù)，并進(jìn)行容錯(cuò)處理，最終判別單元將容錯(cuò)后輸出數(shù)據(jù)以參照單元為標(biāo)準(zhǔn)進(jìn)行單粒子翻轉(zhuǎn)失效檢測(cè)，并輸出判斷結(jié)果。記錄測(cè)試過程中共注入的位翻轉(zhuǎn)次數(shù)Ns，共檢測(cè)到的失效次數(shù)為Nf，則被檢測(cè)系統(tǒng)的失效概率為τ=Nf/Ns［13］，以該失效概率τ 來評(píng)估該被檢測(cè)系統(tǒng)對(duì)單粒子翻轉(zhuǎn)效應(yīng)的防護(hù)能力。

3 基于TMR 技術(shù)的檢錯(cuò)電路設(shè)計(jì)及SEU 效應(yīng)仿真測(cè)試驗(yàn)證

3.1 基于多時(shí)鐘沿的SEU 故障TMR 檢錯(cuò)電路設(shè)計(jì)

TMR(Triple Modular Redundancy)是一種常用的單粒子翻轉(zhuǎn)故障容錯(cuò)結(jié)構(gòu)［15］，該設(shè)計(jì)原理是將電路復(fù)制成完全相同的3 份，同時(shí)運(yùn)行這3 部分電路，并且將結(jié)果輸出到一個(gè)多數(shù)表決器中，表決器會(huì)將多數(shù)的結(jié)果作為正確結(jié)果輸出。基于該種原理，結(jié)合參照單元比較，即可實(shí)現(xiàn)對(duì)單粒子翻轉(zhuǎn)造成系統(tǒng)失效的檢測(cè)。

具體電路設(shè)計(jì)如圖3 所示。3 個(gè)相同的輸入分別設(shè)為Input1，Input2，Input3，作為3 個(gè)D 觸發(fā)器的輸入端，3 個(gè)D 觸發(fā)器的時(shí)鐘由CLK 時(shí)鐘控制，CLK觸發(fā)時(shí)，分別輸出Output1，Output2，Output3。將Output1，Output2，Output3 作為多數(shù)表決器的輸入端，經(jīng)過多數(shù)表決，輸出最終的正確結(jié)果。具體操作為Output1，Output2，Output3 兩兩作為3 個(gè)與門的輸入，兩兩相與后的記過輸出到一個(gè)或門，最終作為多數(shù)表決器的輸出。

圖2 SEU 效應(yīng)仿真測(cè)試過程

圖3 SEU 故障TMR 容錯(cuò)電路

作為常用的數(shù)字電路容錯(cuò)技術(shù)，TMR 可以屏蔽大部分的SEU 效應(yīng)引起的翻轉(zhuǎn)故障，但是前提是任意兩個(gè)模塊不會(huì)在同一時(shí)間發(fā)生故障。即便是不考慮TMR 所需附加資源多、功耗大、占用空間大等缺陷，從容錯(cuò)失效率來講，TMR 技術(shù)對(duì)于同一時(shí)刻兩路輸入同時(shí)發(fā)生翻轉(zhuǎn)故障的情況下，表現(xiàn)得無能為力。如果輸入模塊某兩輸入發(fā)生單粒子翻轉(zhuǎn)效應(yīng)，即便迅速恢復(fù)正確輸入，仍然會(huì)造成誤判。

本文的SEU 效應(yīng)仿真測(cè)試研究是基于FPGA設(shè)計(jì)的一種基于多時(shí)鐘沿的SEU 故障TMR 檢錯(cuò)電路，在每一個(gè)冗余模塊結(jié)合時(shí)鐘沿延遲觸發(fā)，繼而通過多數(shù)表決器表決，并將輸出結(jié)果與參照單元輸出結(jié)果相比較，判斷是否有單粒子翻轉(zhuǎn)所引起的失效發(fā)生。對(duì)于單粒子翻轉(zhuǎn)測(cè)試來說，該種設(shè)計(jì)在同時(shí)多輸入發(fā)生可恢復(fù)的翻轉(zhuǎn)故障時(shí)，具有較好的判斷力。對(duì)于觸發(fā)器來說，只有在時(shí)鐘觸發(fā)的時(shí)候，才對(duì)輸入信號(hào)進(jìn)行采樣，其輸出數(shù)據(jù)才作為一個(gè)冗余數(shù)據(jù)，而其他任何時(shí)刻的輸入都不被考慮。

檢錯(cuò)電路具體設(shè)計(jì)如圖4 所示，數(shù)據(jù)不僅輸入到3 個(gè)冗余模塊，并同時(shí)輸入到參照單元。每個(gè)冗余模塊的時(shí)鐘觸發(fā)都是不同時(shí)的，本文將3 個(gè)時(shí)鐘分別設(shè)計(jì)為具有不同占空比的時(shí)鐘，也就決定了采樣到的輸入不是同一時(shí)刻的輸入，避免了一些多模塊同時(shí)發(fā)生故障導(dǎo)致失效的可能性。參照單元為判斷依據(jù)，判斷單粒子翻轉(zhuǎn)是否造成失效，輸出最終的檢錯(cuò)結(jié)果。基于該模式對(duì)單粒子翻轉(zhuǎn)是否引起失效進(jìn)行檢測(cè)，即便多于一個(gè)輸入同時(shí)發(fā)生翻轉(zhuǎn)故障，只要在模塊各自時(shí)鐘沿觸發(fā)時(shí)刻，輸入無故障發(fā)生，即不會(huì)影響系統(tǒng)的檢測(cè)結(jié)果。該種思路彌補(bǔ)了TMR設(shè)計(jì)的一些不足，提高了電路的檢錯(cuò)能力，對(duì)一些產(chǎn)生邏輯翻轉(zhuǎn)并及時(shí)恢復(fù)的翻轉(zhuǎn)故障有很好的屏蔽效果。

圖4 基于多時(shí)鐘沿的SEU 故障TMR 檢錯(cuò)電路結(jié)構(gòu)

3.2 民用機(jī)載電子硬件的SEU 效應(yīng)FPGA 仿真測(cè)試

本文利用模擬的內(nèi)建命令進(jìn)行了單粒子翻轉(zhuǎn)故障的注入，以模擬真實(shí)情況下的單粒子翻轉(zhuǎn)故障。考慮TMR 系統(tǒng)冗余模塊發(fā)生單粒子故障的可能性，對(duì)冗余系統(tǒng)中的一個(gè)或多個(gè)模塊進(jìn)行故障注入，使冗余模塊中輸出信號(hào)發(fā)生翻轉(zhuǎn)，模擬單粒子效應(yīng)引起的翻轉(zhuǎn)故障。

實(shí)驗(yàn)設(shè)計(jì)針對(duì)一個(gè)檢測(cè)周期，以CLK3 的1/4周期為最小單位，設(shè)0 為正確數(shù)據(jù)，1 為發(fā)生翻轉(zhuǎn)故障。每個(gè)模塊故障注入有Ⅰ、Ⅱ、Ⅲ、Ⅳ、Ⅴ5 種情況(圖5)，分別代表故障在第0/4CLK3、1/4CLK3、2/4CLK3、3/4CLK3、4/4CLK3 時(shí)刻發(fā)生。圖6 所示為當(dāng)三輸入系統(tǒng)中有2 個(gè)模塊在CLK3 上升沿時(shí)發(fā)生翻轉(zhuǎn)故障，單粒子翻轉(zhuǎn)故障TMR 容錯(cuò)電路和基于多時(shí)鐘沿的單粒子翻轉(zhuǎn)故障TMR 容錯(cuò)電路的輸出波形。從圖中可以看出，當(dāng)有2 個(gè)冗余模塊同時(shí)發(fā)生翻轉(zhuǎn)故障的時(shí)候，傳統(tǒng)的TMR 容錯(cuò)電路就無法輸出正確的結(jié)果。引入了多時(shí)鐘沿觸發(fā)之后，由于一個(gè)模塊的翻轉(zhuǎn)故障發(fā)生在其觸發(fā)之后，故其仍能輸出正確的結(jié)果。

表1 部分故障注入2 種電路的容錯(cuò)結(jié)果

圖5 模擬SEU 效應(yīng)引起的故障注入

圖6 SEU 故障注入

考慮對(duì)于三輸入系統(tǒng)故障發(fā)生的可能性，三通道共注入故障125 種，觀察一個(gè)周期內(nèi)容錯(cuò)電路輸出結(jié)果。檢錯(cuò)電路以參照單元輸出為依據(jù)，判斷SEU 故障是否引起系統(tǒng)失效，從而實(shí)現(xiàn)SEU 故障測(cè)試。利用本文所述的SEU 故障仿真測(cè)試方法，對(duì)兩種容錯(cuò)電路進(jìn)行故障注入，并進(jìn)行SEU 故障測(cè)試，判斷測(cè)試單元在遭受SEU 故障后是否產(chǎn)生失效。表1 列出了部分故障注入2 種電路的容錯(cuò)結(jié)果，紅色虛線框內(nèi)表示失效的產(chǎn)生。統(tǒng)計(jì)位翻轉(zhuǎn)次數(shù)Ns和檢測(cè)到的失效次數(shù)Nf，計(jì)算測(cè)試單元的失效率。從表2 可以看出，基于多時(shí)鐘沿的SEU 故障TMR檢錯(cuò)電路的失效率明顯低于SEU 故障TMR 檢錯(cuò)電路，檢錯(cuò)電路能夠?qū)崿F(xiàn)對(duì)SEU 效應(yīng)所引起的翻轉(zhuǎn)故障的仿真測(cè)試，得出測(cè)試單元的SEU 故障失效率，用以評(píng)估測(cè)試單元對(duì)SEU 效應(yīng)的防護(hù)能力。

表2 基于多時(shí)鐘沿的SEU 故障TMR 檢錯(cuò)電路與SEU 故障TMR 檢錯(cuò)電路的失效率

4 結(jié)束語

本文針對(duì)民用機(jī)載電子硬件易于在飛行中遭受輻射而發(fā)生單粒子翻轉(zhuǎn)故障，研究了一種基于多時(shí)鐘沿的冗余檢錯(cuò)電路用于單粒子翻轉(zhuǎn)故障仿真測(cè)試。該仿真檢錯(cuò)電路通過以參照單元作為判別依據(jù)，可以檢測(cè)被測(cè)單元是否輸出正確的容錯(cuò)結(jié)果，計(jì)算被測(cè)單元的SEU 故障失效率，來評(píng)估被測(cè)單元的抗SEU 效應(yīng)的能力。通過該檢錯(cuò)電路仿真結(jié)果表明，引入的多時(shí)鐘沿電路，可以降低冗余系統(tǒng)的故障失效率，改進(jìn)了冗余系統(tǒng)的容錯(cuò)能力，驗(yàn)證了該檢錯(cuò)電路用于SEU 效應(yīng)仿真測(cè)試的可行性。

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［15］ 張超，趙偉，劉崢.基于FPGA 的三模冗余容錯(cuò)技術(shù)研究［J］.現(xiàn)代電子技術(shù)，2011，34(5):167－171.