基于CPLD內置UFM的嵌入式加速度采集系統

張相田，王珂，初曉峰

（1.南京理工大學 機械工程學院，江蘇南京210094;2.山東黃金礦業股份有限公司，山東 煙臺 261400）

0 引言

目前，在軍事武器研究、石油井壓裂技術、航空、航天、機械、電子等多個領域中，為保證產品的品質，實現產品工作的最優化，常常需要對一些高沖擊下瞬態信號進行捕獲［1］。但是對于內部機構沖擊信號的測量，很多情況下都是利用外部測量設備間接的進行測量或者估算。其中沖擊信號加速度參數測試的準確與否，對產品工作的好壞以及性能優化起著至關重要的作用。

針對上述問題，為了更真實的測量設備內部的加速度參數，提出了一種基于CPLD內置UFM的嵌入式加速度采集系統，該系統可以直接嵌入到某些設備內部進行加速度的測量，并且該方案可以適用于其他沖擊信號的測量。

1 系統總體結構

嵌入式加速度采集系統的總體結構如圖1所示。采集系統主要由電荷放大器模塊、信號調理模塊、A/D轉換模塊、CPLD控制系統模塊和電源模塊5部分組成。其中電荷放大器選用高精度、低偏置電流、高輸入阻抗的運算放大器OPA128SM;信號調理模塊主要包括電壓放大電路和二階低通濾波電路兩部分，主要完成信號的放大與濾波;A/D轉換模塊主要由MAX1311 12位高精度A/D芯片及其外圍電路組成;CPLD控制系統選用Altera公司MAX II系列的EPM570T100C5芯片，該控制系統模塊主要完成對A/D芯片的控制以及CPLD內部UFM的讀寫等功能。

整個采集系統嵌入到設備內部通電后就可以進行加速度數據采集工作，但開始采集到的數據并不進行存儲，CPLD內部的數據比較器會實時的比較采集到的數據是否達到了預定的存儲觸發值。如果沒有超過存儲觸發值，CPLD不進行數據的存儲并且數據比較器會繼續比較下一次采集到的數據是否超過了存儲觸發值。如果采集到的數據超過存儲觸發值，CPLD就會控制寫UFM模塊進行數據的存儲，存儲完成后，CPLD內部的地址加法器模塊會自動加1。如果地址沒有溢出，A/D控制模塊會控制A/D芯片進行下一次的A/D轉換。此時轉換的數據不再進行數據比較，直接通過CPLD內部的寫模塊寫入到UFM里。當UFM寫滿后，地址加法器會產生一個信號，通知A/D轉換控制器停止A/D數據轉換，整個數據采集工作結束。數據采集結束后取出測量設備，把相應的接口線接到相應的數據讀取設備上，通過串口把采集到的數據讀出來。

圖1 采集系統的總體結構

2 系統硬件設計

2.1 電荷放大器模塊

電荷放大器是壓電式傳感器的一種專用的前置放大器。它能將高內阻的電荷源轉換為低內阻的電壓源，而且輸出電源正比于輸入電荷［2］。電路中集成運放選用超低偏置電流的單片運算放大器OPA128SM。由于該放大器的輸入端采用了場效應晶體管，所以該芯片的輸入阻抗極高為1013Ω，運算放大器的輸入端幾乎沒有分流，電荷Q只對反饋電容C29充電，充電電壓接近等于放大器的輸出電壓，即:

式中，U為放大器輸出電壓;Ucf為反饋電容兩端的電壓。

為了減小漂移，使電荷放大器工作穩定，在反饋電容C29的兩端并聯了一個10G的電阻，其功能是提供直流反饋。

電荷放大器的低頻截止頻率為:

其中電荷放大器電容的選擇對電路的性能影響很大，普通瓷介電容的電介常數很高、精度低，有較大的轉換誤差。所以本系統電荷放大電路選用的是高精度的錫膜電容。電荷放大器電路如圖2所示。

2.2 信號調理模塊電路

圖2 電荷放大器電路

信號調理模塊主要包括電壓放大電路和低通濾波電路兩部分。放大電路和濾波電路均選器件A/D 711，該器件具有較小的失調和噪聲、功耗和溫漂，較高的輸入阻抗、共模抑制和開環增益，較快的轉換速率，優良的頻率特性和建立時間，在各類放大器、緩沖器、濾波器中得到廣泛運用［3］。它是A/D公司在90年代推出的通用運算放大器，具有出色的交直流特性，性價比高。由于MAX1311輸入電壓的范圍為－5 V～+5 V，所以電壓放大和濾波操作后的模擬信號的范圍應該保證在A/D轉換芯片的輸入電壓要求內。具體的調理電路如圖3所示。為了得到fo=20 kHz的低通濾波電路，根據響應的公式，計算得到R22=R23=20 k，C30=560 PF，C35=280 PF。

圖3 信號調理電路

2.3 A/D 轉換模塊

MAX1311是12位的模數轉換器，可以達到1 075 ksps的最大采樣頻率。全工作狀態下只需要36 mA的工作電流。MAX1311片上自帶2.5 V的基準電壓，可以對－5 V～+5 V的輸入模擬信號進行A/D轉換。本設計中，模塊采用300 kHz的采樣頻率。A/D轉換模塊電路如圖4所示。

圖4 A/D轉換模塊電路

2.4 CPLD控制系統模塊

該模塊主要包括CPLD，JTAG接口電路、晶振電路和復位電路四部分。JTAG接口電路的主要作用是燒寫代碼。晶振選用50MHz的有源晶振，給整個電路系統提供時鐘。復位電路的主要作用是對CPLD內部寄存器進行復位和整個CPLD控制系統初始狀態的設定。CPLD控制系統及外圍電路如圖5所示。

圖5 CPLD控制系統及外圍電路

2.5 電源模塊

本系統采用四塊3.7 V迷你型藍牙耳機電池供電，其中兩塊電池串聯產生+7.4 V電源、另外兩塊電池串聯產生－7.4 V電源。由于系統的A/D芯片需要+5 V工作電壓，CPLD需要 +3.3 V工作電壓，所以本系統通過AMS1117－5，AMS1117－3.3穩壓芯片分別產生 +5 V 和+3.3 V電源。

3 系統軟件設計

系統中CPLD主控部分通過VHDL硬件描述語言進行相應功能模塊的設計，主要包括以下模塊:A/D轉換控制模塊，地址加法器模塊，寫 UFM模塊，讀 UFM模塊，UFM例化模塊以及串口發送模塊。采用自頂向下的層次化設計思想，最終再在頂層文件中以圖形輸入的方法把各個模塊整合成一個整體。

MAX II CPLD是唯一具有用戶閃存（UFM）的CPLD，它支持用戶存儲高達8 kbits的非易失信息。除了可編程以外，UFM還支持串口和并口以及其他專用協議。UFM劃分成兩個區，每個4 kbits。地址寄存器指示數據寫入和讀出的UFM存儲器地址。數據寄存器保存向UFM寫入或者讀出的數據。程序擦除控制模塊用于對UFM的編程或者擦除。并口操作方式相對簡單，速度快，因此本設計選用了并口操作方式簡化了UFM模塊。

3.1 數據采集及寫UFM軟件設計

整個主控部分的各個模塊相互配合完成寫UFM和讀UFM兩種操作。采集系統通電后被嵌入到被采集設備內部采集數據并且把采集到的數據寫入到UFM里。寫UFM操作如下:通電后首先系統復位對CPLD內部各個模塊進行采集初始化，初始化完成后啟動A/D轉換，A/D數據轉換完成后，數據比較模塊把數據與事先設置的存儲觸發值進行比較，如果采集到的數據小于存儲觸發值，則數據不寫入到UFM里，繼續進行下一次的轉換。如果采集到的數據大于存儲觸發值，則數據寫入到UFM里，寫入完成后，地址加法器模塊會自動加1并判斷UFM地址是否溢出，如果UFM地址溢出，則采集結束。如果地址沒有溢出，A/D轉換控制模塊會控制A/D芯片進行下一次的數據轉換，轉換完成后，不再進行數據的比較，直接把數據寫入到UFM里。數據采集及寫UFM的流程如圖6所示。

3.2 讀UFM內部數據的軟件設計

數據采集完成后，從設備內部取出采集系統，把相應的端口接入到讀UFM的接口上。讀UFM操作開始后，首先對UFM存儲器的地址進行清零，清零后，從首地址開始讀取UFM里存儲的數據，每讀出一個地址單元里的數據后，把數據經過CPLD內部的串口模塊發送到上位機上，發送完成后UFM地址加1并判斷地址是否溢出，如果地址溢出，整個UFM的數據讀取工作完成，如果沒有溢出，繼續進行讀UFM操作。讀UFM的流程如圖7所示。

4 CPLD控制系統功能仿真

CPLD主控部分通過VHDL硬件描述語言采用自頂向下的層次化設計思想進行相應功能模塊的設計，最終再在頂層文件中以圖形輸入的方法把各個模塊整合成一個整體。并在Quartus II 9.0集成開發環境下進行設計［4-5］。其設計模塊最后綜合后的RTL級視圖如圖8所示。最后對系統中比較復雜的采集及寫UFM模塊進行了功能仿真，仿真圖如圖9所示，結果顯示，復位啟動采集后當數據小于觸發值的時候，不進行數據的存儲，當數據大于觸發值的時候，進行數據存儲，符合設計邏輯。

5 結語

本文討論了基于CPLD內置UFM的加速度采集系統的一種設計和實現方法。通過相關的仿真和搭建電路板驗證，已經實現了設計要求。在設計電路板時，采用 MAX II CPLD來合并邏輯和存儲器，從而縮短了芯片至芯片延時，減小了電路板的面積，降低了系統的功耗，提高了系統的穩定性。不足之處是受體積的限制，只能選用迷你型的藍牙耳機電池，而電池的電量小并且采集系統經過耐高溫材料封裝后電池不能進行充電，所以采集系統重復利用次數有限。相信隨著技術的進步，問題可以解決。

［1］彭丹，雷華明.基于CPLD的加速度測試儀設計［J］.電子測量技術，2009，32（10）:114-116，120.

［2］孔德仁，朱蘊璞，狄長安.工程測試技術［M］.北京:科學出版社，2009:243.

［3］吳樹榮，陳環，王穎，等.用于功能陶瓷I-V特性測試的放大電路［J］.龍巖學院學報，2008，26（3）:47-49.

［4］侯伯亨，劉凱，顧新.VHDL硬件描述語言與數字邏輯電路設計［M］.西安:西安電子科技大學出版社，2009.

［5］劉延飛，郭鎖利，王曉戎，等.基于Altera FPGA/CPLD的電子系統設計及工程實踐［M］.北京:人民郵電出版社，2009.