基于FPGA的時間間隔測量系統的設計

(電子科技大學能源科學與工程學院，成都611731)

(電子科技大學能源科學與工程學院，成都611731)

為了解決電容充放電放大電路測量時間間隔的不穩定，采用復雜可編程芯片FPGA設計實現精密時間間隔的測量。FPGA的鎖相環(PLL)電路得到高頻時鐘，時鐘管理器(DCM)實現高速時鐘移相，產生的內插時鐘得到高精度時間測量。通過在光電回波脈沖時間間隔測量系統中驗證，該設計可以得到200ps的時間間隔測量精度。采用FPGA芯片設計的粗和細數字化測量系統，具有集成度高，性能穩定，抗干擾強，設計方便等優點，能廣泛應用于科研和生產中。

時間間隔測量;FPGA;時鐘管理器;內插時鐘

精密時間間隔測量在科研實驗和實際生活生產中都有廣泛的用途。而且隨著科技的高速發展，人們對高精度測量的時間頻率也越來越高。傳統的測量方法很多，比如根據電容充電時間與電容電壓成線性關系而設計的電容放大電路［1］，以及由此改進的時間延展回路［2-3］。這種模擬測量方法的優點是結構簡單，測量精度高，但是由于電容測量有一個充放電過程，在高頻下不穩定，影響測量結果。科研領域中所依賴的專用時間間隔測量芯片主要是采用內部延遲［4-9］，比如門延遲來實現時間內插，然后經流片制成。這種芯片測量精度高，而且性能穩定，但是制作周期長，性能單一，價格非常昂貴。針對上述優缺點，本設計結合國內外發展現狀，用可編程邏輯芯片FPGA實現時間間隔測量，不僅可以達到精密時間間隔測量目的，而且可編程實現與計算機串口通信，使用方便，成本也低廉。

1 系統總體結構及基本原理

1.1 系統結構

時間測量需要有大的測量范圍和高的測量精度，本設計用FPGA用“粗”時間計數(獲得大的測量范圍)加上“細”時間測量(高的測量精度)的方法測量位置信息。起始和終止信號脈沖前端處理后轉換成數字脈沖，經過FPGA芯片內部“粗”和“細”時間測量，“粗”和“細”時間測量結果存儲在FIFO中，最后經整合經串口送到PC機(圖1)。

圖1 系統結構

1.2 測量原理

“粗”時間測量由高速時鐘計數，如圖2所示，CLK0為內部時鐘，HIT1為計數開始信號，HIT2為計數停止信號。計數值為從HIT1信號有效后第一個上升沿開始計數，直到HIT2信號有效時的前一個CLK0的上升沿時停止計數。計數值乘以2 ns即為“粗”時間。根據計數器的原理，“粗”時間間隔測量的最小量化誤差為一個計數周期，即2 ns。

圖2 內插法原理圖

“細”時間測量由內插法來測量。時間內插測量原理如圖2所示，CLK0、CLK1、CLK2、CLK3、CLK4為內插時鐘，相位相差2π/5.這樣5個時鐘組成的內插數據位CLK［4…0］(這里只有11001、10001、10011、00011、00111、00110、01110、01100、11100、11000共10種情況)相當于把一個時鐘周期等分為10分。當CLK頻率500 MHz時，周期2 ns，那么每一等分的時間間隔為0.2 ns。

測量的時間間隔為T，則

其中Tc為“粗”時間，Tf為“細”時間。“細”時間的測量是在HIT有效(上升沿)的瞬間，把由CLK組成的內插數據CLK［4…0］鎖存起來。通過分析CLK［4…0］的數值來確定Tf的大小。“細”時間測量是為了克服“粗”時間測量帶來的誤差。每個CLK0被等分成10分，經“細”時間測量后，最小量化誤差為0.2 ns，即變為原來的1/10.從圖中也可以看出“細”時間Tf與內插數據CLK［4…0］之間的關系。內插數據CLK［4…0］11001、10001、10011、00011、00111、00110、01110、01100、11100、11000分別對應的“細”時間Tf為1.9、1.7、1.5、1.3、1.1、0.9、0.7、0.5、0.3、0.1(單位ns)。

2 系統組成及設計

根據測量原理，測量系統主要包括以下幾部分:

2.1 內插時鐘信號的產生

采用FPGA內部的鎖相環模塊，每個鎖相環模塊可以提供多路頻率可調，相位可調的時鐘信號，因此我們可以用鎖相環模塊來產生所需要的內插時鐘CLK。或者采用IODELAY，Xilinx的Virtex-5芯片均包含兩個IOB、兩個ILOGIC、兩個OLOGIC和兩個IODELAY，IODELAY1為可編程絕對延遲單元，具有32個Tap的環繞延遲單元，具有標定的Tap分辨率。IODELAYE1允許各輸入信號有獨立的延遲。在規定的范圍內選擇IDELAYCTRL參考時鐘，可以改變Tap延遲分辨率。IODELAYE1資源可用作IDELAY、ODELAY或組合延遲。IDELAYE1允許各輸入信號有獨立的延遲。延遲單元可以被校驗到一個絕對延時固定值(TIDELAYRESOLUTION)，這個值不隨工藝，電壓和溫度的變化而改變。IODELAYE1有4種操作模式:分別是零保持時間延遲模式(IDELAY_TYPE=DEFAULT)、固定延遲模式(IDELAY_TYPE=FIXED)、可變延遲模式(IDELAY _TYPE=VARIABLE)和可裝載的可變延時模式(IDELAY_TYPE=VAR_LOADABLE)。從設計簡便考慮，本次設計選用固定延遲模式，Xilinx的Virtex -5系列FPGA芯片有32條全局時鐘線，它們可以對整個器件進行時鐘控制或驅動邏輯信號。時鐘管理技術(CMT)包含兩個DCM和一個PLL。用FPGA內部的PLL(或DLL)倍頻得到500 MHz頻率，然后DCM移相［10］，后面時鐘每次相位延遲2π/5。經過PLL后相位鎖定，PLL可以補償網絡延時和時鐘去歪斜。Xilinx FPGA內部的Ip核有時鐘管理模塊，直接調用該模塊可以方便設計。

2.2 “粗”時間測量

針對第1個參考時鐘CLK0計數。考慮到在500 MHz頻率下計數器由于亞穩態的干擾而產生誤差，本設計采用格雷碼計數器。格雷碼計數值的前后變化只有相鄰的1位發生變化，可以降低了多位bit同時變化帶來的毛刺，也就降低了噪聲［11］。

2.3 “細”時間測量

“細”時間測量在脈沖邊緣讀取5列時鐘的值，VHDL設計上升沿觸發的鎖存器要實現。測量值保存進FIFO中。為了保證嚴格的時序，“細”時間測量與“粗”時間測量同時進行。高速信號中，由于時鐘周期不是遠遠大于信號延遲時間，所以需要嚴格的分析芯片內部連線，使內部延時盡量一致，減少誤差。

2.4 數據的運算存儲。

為了讀寫方便，采用FIFO保存數據，FIFO可以采用FPGA內部存儲模塊IP核實現。FPGA使用RS232串口將數據上傳至計算機。計算機完成時間間隔數據值運算和顯示。

3 實驗結果及仿真

實驗仿真芯片采用 Xilinx的 Virtex-5芯片XC5VLX50，該芯片內部集成DCM和DLL管理時鐘，Speed Grade=-3，16bit計數器最高工作頻率550 MHz，能滿足設計要求。

實驗測試中，Hit1的脈沖時間在112.1ns，Hit2的脈沖在122.97ns，脈沖寬度均為1ns，時間間隔為10.87ns。測量結果如圖3所示。

圖3 仿真結果

Hitflop1和Hitflop2是兩個脈沖經觸發器檢測到上升沿之后的波形，Tc是粗時間間隔，格雷碼表示的值為000111，十進制數是5，所以粗時間間隔是5×2 ns=10 ns。Tf1是Hit1的細時間間隔，Tf1是00110，所以Tf1=0.9 ns。Tf2是11000，Tf2=0.1 ns。測量的時間間隔T=Tc+tf1-tf2=10+0.9-0.1=10.8 ns。時間測量誤差δ=0.07 ns。實驗誤差比較小，可以達到精密測量的目的。

4 結論

本設計結合國內精密時間間隔測量的發展現狀，用數字方法，采用“粗”加“細”兩種測量方法相結合的方法進行時間間隔測量，不僅提高了精度，而且可以獲得大的測量范圍，同時沒有模擬內插法帶來的時間抖動。利用FPGA內部的時鐘管理器(DCM)和鎖相環(PLL)可以獲得比較穩定的內部時鐘。高頻穩定的時鐘是進行該測試的前提，Xilinx新推出的很多芯片已經能工作到500 MHz以上，為高頻測量和設計提供了方便。本設計是數字化測量，抗干擾能力強，穩定性實用性高，在科研生產中有一定的價值。

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基于FPGA的時間間隔測量系統的設計*

瞿 鑫，吳云峰*，江 桓，李華棟，鄭天策

Design of Time Interval M easurement System Based on FPGA*

QU Xin，WU Yunfeng*，JIANG Huan，LIHuadong，ZHENG Tiance
(School of Energy Science and Engineering，University of electronic science and technology，Chengdu611731，China)

In order to solve the instability of the charge and discharge of capacitance in amplify circuitmeasurement time interval complex programmable FPGA chip is adopted to design and realize the precise measurement of the time interval.We use Phase-Locked Loop(PLL)and Digital Clock Manager(DCM)circuit of FPGA to realize interpolation of clock.Through verification in photoelectric echo pulse time intervalmeasurement system，we get a precision of 200ps time intervalmeasurement.The system of coarse and finemeasurement based on FPGA is characterized by a high level of integration，stable and reliable performance，strong anti-interference.It can be widely used in scientific research and production.

time intervalmeasurement;FPGA;digital clock manager;interpolation of clock

10.3969/j.issn.1005－9490.2013.06.016

TN702 文獻標識碼:A 文章編號:1005－9490(2013)06－0825－03

項目來源:中國工程物理研究院流體物理研究所資助項目

2013-04-02修改日期:2013-04-21

EEACC:7210

瞿 鑫(1989-)男，漢族，湖南衡陽人，電子科技大學碩士研究生，主要研究方向為光電測控與精密儀器(電路系統)，quxinnh@126.com;

吳云峰(1972-)男，漢族，電子科技大學光電信息工程學院博士，能源科學與工程學院副教授，研究生導師，主要研究方向為光電檢測儀器，功率變換器與智能控制系統。在電子科技大學工作期間，作為課題負責人，完成了總裝新品項目和橫向課題10余項，總經費超600萬;獨立或合作發表論文90余篇，一級學報發表論文20余篇，yfwu-72@163.com。