一種高電源抑制比的CMOS帶隙基準電壓源設計

程 剛，白忠臣，王 超，秦水介

（貴州大學 貴州省光電子技術與應用重點實驗室，貴州 貴陽 550025）

基準電壓源的設計是模擬集成電路設計中的核心內容，基準電壓源有很多的實現方式，比如：齊納基準電壓源、E/D NMOS基準電壓源、XFET基準源和帶隙基準源。隨著集成電路的發展，帶隙基準的電壓源是用得最廣泛且非常成功的一種電路結構，帶隙基準電壓源由于其輸出電壓與電源電壓，工藝參數和溫度的關系很小，且結構簡單，在A/D，D/A等集成電路設計中，高性能的帶隙基準電壓源的設計十分關鍵。目前，工程上常采用高階補償和運用共源共柵技術，來提升電路的溫度系數和PSRR[1-2]。

文中設計了一種采用共源共柵電流鏡和負反饋技術的低溫度系數，高電源抑制比的帶隙基準電壓源。其在-40~100℃的溫度變化范圍內，有很好的溫度系數。在低頻，PSRR達到了100 dB。

1 電路設計

1.1 帶隙基準原理

為了得到與溫度無關的電壓源，其基本思路是將具有負溫度系數的電壓與具有正溫度系數的電壓相加，他們的結果就能夠去除溫度的影響，實現接近零溫度系數的工作電壓。

如圖1，2個雙極性晶體管工作在不同的工作電流時，基極—發射極電壓差ΔVBE正比于絕對溫度。取：

圖1 基準電壓源核心電路Fig.1 Core circuit of the bandgap reference source

式中，熱電壓VT有正的溫度系數大約為0.086 mV/K，有負的溫度系數為-2 mV/K，N為Q2、Q1發射極面積之比[3]。Vref=VBE+kVT，可見，可以通過調節電阻值的比例可以得到一個合適的k，來獲得一個理論上與溫度無 關的基準電壓。基準電壓的近似值是半導體硅的帶隙電壓，所以稱之為帶隙基準[4]。

1.2 具體實現電路

基于上述原理，本文利用CMOS工藝設計的帶隙基準整體電路如圖2所示，包括帶隙基準核心電路，PSRR增強電路，誤差放大器等等。

1.3 基準源核心電路

為了得到較低的基準電壓，本設計采用banba結構的帶隙基準核心電路，輸出的基準電壓大約為650 mV。帶隙基準核心電路主要由PTAT產生電路和基準電壓輸出部分組成，由圖 2：PTAT電流經由 M4，M5，M9，M10組成的共源共柵電流鏡復制到基準電壓輸出端，再由R4分壓可得一個輸出電壓，通過調節R4與R3的比例關系，來調節輸出電壓大小，通過調節R3與R2的比例系數來調節基準電壓的溫度系數。具體分析如圖2。

圖2 高PSRR帶隙基準主體電路Fig.2 High PSRR bandgap reference main circuit

當 PMOS 共源共柵管 M9～M4，M10～M5，M11～M6 有相同的尺寸時，分別通過它們的電流I1=I2=I3=I，同時有

由于放大器的作用：

1.4 PSRR增強電路

本文采用電壓預調制技術負反饋降低等效小信號電阻的方法來提高整個帶隙基準源的PSRR，通過小信號分析，本設計中帶隙基準的PSRR可以看作是電源電壓在基準源輸出端的小信號分壓，為了獲得較高的PSRR應該提高輸出節點到輸入電壓節點的小信號電阻，降低輸出節點到地的小信號電阻，降低輸出節點到地的小信號電阻有兩種方法，一種是增加并聯支路數，另一種是增加單支路的電流，即先對電壓采樣，然后放大并轉化為電流，再注入采樣電壓，這樣電壓線上就疊加了許多小信號電流，從而可以大大減小小信號電阻。本文采用第二種方法，具體分析，如圖所示。

其中，M0，M1，M13.M12，M2，M7，M14，M3，M8，M15 構成電壓預調制模塊，其中：

其中Zo1為F點輸出阻抗，Ids14可表示為：

ro3為 M6 輸出阻抗， 一般有 Ids7＞＞Ids11，Vreg＞＞VA則 M12 將VF轉化為小信號電流。

從而，我們可以得到Vreg點的等效輸出阻抗。

可見，通過引入負反饋的預調制技術，大大降低了運放輸出端到地的小信號輸出阻抗。同時通過對帶隙核心電路使用共源共柵電流鏡增加到Vreg輸出端的小信號電阻，使得整體電路的PSRR進一步增加。

1.5 高增益運算放大器設計

為了使基準源X，Y兩點盡可能被鉗位在同一個電壓值，要求放大器工作在深度負反饋，并且需要放大器有盡可能大的開環增益，同時由于高增益的放大器有助于提升整體電路的電源抑制比，本設計采用折疊—共源共柵放大器如圖3 所示[5－6]。

圖3 折疊共源共柵放大器Fig.3 The folded cascade operational amplifier circuit

第一級為折疊共源共柵跨導放大器，第二級為共源級放大器，由于PMOS輸入的折疊運放的規模輸入范圍可以輕松擺到地，而PNP管VBE值大約為650 mV，除此之外PMOS輸入可以很好地降低噪聲輸入。整個電路的增益為：

其中第一級增益為：

第二級增益為：

米勒電容Cc和調零電阻Rc可以很好的保證電路工作在穩定狀態。除此之外，版圖設計中應該盡量考慮運放的輸入對管的匹配，從而盡可能減小失配帶來的失調電壓對電路性能的影響。

2 電路仿真與討論

基于CSMC0.5 μm工藝參數，用Spectre軟件對電路進行模擬，圖4所示分別是帶隙基準的電源抑制比曲線和溫度特性曲線，可見在低頻段電路有很高的電源抑制比，在1 kHz的頻率，電路的電源抑制比達到了100 dB，較傳統結構的帶隙基準電路高出30 dB。溫度特性曲線可知，在環境溫度從-40~100℃變化時，輸出電壓變化僅為1.7 mV，經計算，基準的溫度系數為℃。圖5自上而下所示分別為基準電壓Vref在30℃，60℃，90℃條件下隨VDD變化的波動，在3~5 V電壓變化的范圍內，ΔVref在不同的溫度條件下，變化值均小于2 mV可見，本設計有很好的電壓線性度和溫度特性。

圖4 帶隙基準的電源抑制比與溫度特性Fig.4 PSRR characteristics and temperature curve of the proposed circuit

圖5 電壓變化特性曲線Fig.5 Characteristic curve of voltage variations

3 結 論

本文通過對帶隙基準基本原理的分析，基于CSMC0.5 μm工藝設計的高電源抑制比帶隙基準電路，在工作電壓2.5~5 V的范圍內，有很好的線性度，利用負反饋環路技術，在1.25×10-5℃的溫度系數下，得到了高于100 dB的電源抑制比。本文帶隙基準電路可以應用于高電源抑制比的LDO電路中，輸出電壓低，也十分適合為低壓電路供電。

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