基于FPGA的新型雷達(dá)圖像處理系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

達(dá) 平，張金林，谷京朝

（空軍預(yù)警學(xué)院，武漢430019）

0 引 言

隨著半導(dǎo)體器件的不斷更新?lián)Q代及嵌入式系統(tǒng)的飛速發(fā)展，雷達(dá)信號(hào)的顯示技術(shù)也發(fā)生了翻天覆地的變化。傳統(tǒng)的雷達(dá)信號(hào)顯示大多數(shù)采用單片機(jī)控制，主要依靠硬件電路實(shí)現(xiàn)，技術(shù)成熟，靈活性好，但設(shè)備體積大，可移植性和通用性差。近年來(lái)，雷達(dá)組網(wǎng)系統(tǒng)向數(shù)字化、信息化、智能化不斷發(fā)展，越來(lái)越多的預(yù)警探測(cè)裝備接入情報(bào)網(wǎng)絡(luò)傳輸分發(fā)系統(tǒng)，這就對(duì)雷達(dá)信號(hào)的顯示終端提出了新的要求。本文針對(duì)雷達(dá)視頻信號(hào)數(shù)據(jù)量大、對(duì)處理速度要求高的特點(diǎn)，介紹了一種基于現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）的雷達(dá)視頻信號(hào)采集處理系統(tǒng)的設(shè)計(jì)方案，并在工程中得到了很好的應(yīng)用。FPGA豐富的內(nèi)部資源可以充分滿足高速視頻采集處理系統(tǒng)的要求。FPGA的硬件可編程性和可重構(gòu)方面的應(yīng)用也使得系統(tǒng)集成度更高，工作模式切換更簡(jiǎn)單。

1 系統(tǒng)總體架構(gòu)

本文設(shè)計(jì)的雷達(dá)視頻信號(hào)采集處理系統(tǒng)從功能上主要分為隔離與驅(qū)動(dòng)模塊、模／數(shù)（A／D）轉(zhuǎn)換模塊、FPGA采集控制模塊、圖像顯示模塊等。其中，F(xiàn)PGA是該系統(tǒng)的核心器件，主要實(shí)現(xiàn)邏輯控制，與計(jì)算機(jī)之間保持通信。系統(tǒng)的總體架構(gòu)框圖如圖1所示。

當(dāng)系統(tǒng)工作時(shí)，首先將雷達(dá)模擬視頻信號(hào)輸入到隔離與驅(qū)動(dòng)模塊進(jìn)行緩沖放大及同步處理，F(xiàn)PGA通過(guò)I2C總線發(fā)出A／D控制信號(hào)，使A／D轉(zhuǎn)換模塊對(duì)其解碼，轉(zhuǎn)換為雷達(dá)數(shù)字視頻信號(hào)。然后將其送入FPGA中進(jìn)行邊沿檢測(cè)、濾波及視頻壓縮等邏輯運(yùn)算處理。FPGA通過(guò)地址總線和數(shù)據(jù)總線與PC／104計(jì)算機(jī)系統(tǒng)進(jìn)行通信，計(jì)算機(jī)可以實(shí)時(shí)地給FPGA發(fā)送控制信號(hào)，完成雷達(dá)視頻信號(hào)的采集、處理和存儲(chǔ)等功能。最后FPGA將處理完畢的雷達(dá)數(shù)字視頻信號(hào)送回到A／D轉(zhuǎn)換模塊中，編碼為雷達(dá)模擬視頻信號(hào)后送至圖像顯示模塊進(jìn)行雷達(dá)情報(bào)的顯示。

2 隔離與驅(qū)動(dòng)模塊設(shè)計(jì)

隔離與驅(qū)動(dòng)模塊是雷達(dá)模擬視頻信號(hào)前期必不可少的預(yù)處理過(guò)程，主要功能是將輸入的雷達(dá)模擬視頻信號(hào)經(jīng)過(guò)隔離和驅(qū)動(dòng)，送入A／D轉(zhuǎn)換模塊進(jìn)行模數(shù)變換，主要分為緩沖放大電路、同步觸發(fā)電路和同步分離電路。

2.1 緩沖放大電路

緩沖放大電路主要是由射極跟隨器和多級(jí)放大器構(gòu)成的。射極跟隨器的輸入阻抗高，對(duì)前級(jí)電路影響小，可以作為多級(jí)放大器的第一級(jí)。同時(shí)它的輸出阻抗低，帶負(fù)載能力強(qiáng)，可作為多級(jí)放大器的輸出級(jí)。因此射極跟隨器在多級(jí)放大器中應(yīng)用非常廣泛，通常用作緩沖級(jí)，調(diào)整直流偏置。

2.2 同步觸發(fā)電路

視頻同步觸發(fā)電路主要是對(duì)放大后的雷達(dá)模擬視頻信號(hào)進(jìn)行濾波，濾除毛刺、尖峰等，并且識(shí)別出脈寬信號(hào)，找到雷達(dá)視頻信號(hào)的起始點(diǎn)。

2.3 同步分離電路

同步信號(hào)分離電路要保證正確地重現(xiàn)雷達(dá)發(fā)送終端的視頻圖像，主要是從雷達(dá)模擬視頻信號(hào)中提取出復(fù)合同步信號(hào)（SYNC），可以用微積分電路計(jì)算出微分時(shí)間常數(shù)，與觸發(fā)器組合實(shí)現(xiàn)。復(fù)合同步分離電路主要由運(yùn)算放大器、二極管、低通濾波器、比較器組成。本系統(tǒng)采用的視頻同步分離芯片是LM1881，可提取出復(fù)合同步、行場(chǎng)同步、奇偶場(chǎng)識(shí)別等信號(hào)。

3 A／D轉(zhuǎn)換模塊

數(shù)字視頻信號(hào)相對(duì)于模擬視頻信號(hào)來(lái)說(shuō)，可以進(jìn)行無(wú)數(shù)次復(fù)制且復(fù)制過(guò)程無(wú)失真，長(zhǎng)時(shí)間存放后視頻質(zhì)量不會(huì)降低，并且能夠進(jìn)行非線性編輯。因此，模擬視頻信號(hào)通常都要轉(zhuǎn)換成數(shù)字視頻進(jìn)行處理、存儲(chǔ)和傳輸。現(xiàn)今模數(shù)轉(zhuǎn)換技術(shù)與數(shù)模轉(zhuǎn)換技術(shù)都非常成熟，相關(guān)芯片設(shè)備等應(yīng)用也十分方便，常用的有AD公司和TI公司的模數(shù)轉(zhuǎn)換器（ADC）與數(shù)模轉(zhuǎn)換器（DAC）等。

本系統(tǒng)選用飛利浦公司生產(chǎn)的視頻解碼芯片SAA7113及視頻編碼芯片SAA7121，它們內(nèi)置了多標(biāo)準(zhǔn)編解碼器，能夠?qū)崿F(xiàn)PAL、NTSC、SECAM復(fù)合視頻的數(shù)字編解碼，使用9位A／D轉(zhuǎn)換器，可以接收復(fù)合視頻和Y／C分量視頻，具有很好的圖像效果[1]。其主要作用是通過(guò)編解碼將模擬視頻信號(hào)與標(biāo)準(zhǔn)的視覺(jué)持久示波器（VPO）數(shù)字信號(hào)進(jìn)行轉(zhuǎn)換。

解碼芯片SAA7113將隔離與驅(qū)動(dòng)模塊送來(lái)的模擬視頻信號(hào)作為輸入，經(jīng)過(guò)模數(shù)轉(zhuǎn)換為數(shù)字視頻信號(hào)后送入FPGA進(jìn)行后續(xù)處理。編碼芯片SAA7121將FPGA處理完成的數(shù)字視頻信號(hào)作為輸入，經(jīng)過(guò)數(shù)模轉(zhuǎn)換后送入圖像顯示模塊進(jìn)行視頻顯示。

編解碼芯片的控制信號(hào)由FPGA產(chǎn)生，通過(guò)Xilinx公司的ISE集成開(kāi)發(fā)軟件，運(yùn)用超高級(jí)定義語(yǔ)言（VHDL）編寫(xiě)控制程序，具體程序如下：

library IEEE；

use IEEE.STD＿LOGIC＿1164.ALL；

use IEEE.STD＿LOGIC＿ARITH.ALL；

use IEEE.STD＿LOGIC＿UNSIGNED.ALL；

entity AD is

Port（start：in STD＿LOGIC；

clk：in STD＿LOGIC；

rst：in STD＿LOGIC；

datain：in STD＿LOGIC＿VECTOR（8DOWNTO 0）；

dataout：out STD＿LOGIC＿VECTOR （8 DOWNTO 0）；

re：out STD＿LOGIC；

res：out STD＿LOGIC）；end AD；

architecture Behavioral of AD is

signal c：STD＿LOGIC＿VECTOR（1DOWNTO 0）；

begin

process（clk）

begin

if rst＝‘1’then

if clk'event and clk＝‘1’then

case c is

when“00”＝＞

re＜＝‘0’；

res＜＝‘1’；

dataout＜＝datain；

when“01”＝＞

re＜＝‘1’；

res＜＝‘0’；

when“11”＝＞

if start＝‘0’then

c＜＝c－‘1’；

end if；

……

使用ISE軟件對(duì)程序進(jìn)行綜合，得到的RTL級(jí)綜合圖如圖2所示。使用Modelsim仿真軟件對(duì)程序進(jìn)行仿真，仿真結(jié)果如圖3所示。

4 FPGA采集控制模塊

FPGA是整個(gè)視頻處理系統(tǒng)的時(shí)序邏輯控制的核心，主要實(shí)現(xiàn)視頻信號(hào)的采集、分析、處理、存儲(chǔ)、輸出等功能。FPGA的規(guī)模比較大，適合于時(shí)序、組合等邏輯電路的應(yīng)用。它具有設(shè)計(jì)開(kāi)發(fā)周期短、設(shè)計(jì)制造成本低、開(kāi)發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及實(shí)時(shí)在線檢測(cè)等優(yōu)點(diǎn)[2]。

按照系統(tǒng)的功能特點(diǎn)，可將FPGA的內(nèi)部邏輯資源分為4個(gè)部分，即FPGA圖像處理單元、FPGA接口邏輯控制單元、I2C通信單元和數(shù)據(jù)緩存單元。如圖4中虛線框內(nèi)所示。

圖4 FPGA的采集控制模塊的功能單元圖

4.1 FPGA圖像處理單元

該單元主要接收其他單元送來(lái)的數(shù)據(jù)，對(duì)其進(jìn)行處理，經(jīng)過(guò)運(yùn)算產(chǎn)生A／D控制信號(hào)，通過(guò)I2C通信單元控制A／D轉(zhuǎn)換模塊的工作模式。按照信號(hào)處理流程，主要分為邊沿檢測(cè)、空域?yàn)V波及H.264壓縮3個(gè)步驟。

邊緣檢測(cè)是圖像處理和計(jì)算機(jī)視覺(jué)中的基本前提，主要是對(duì)數(shù)字圖像中亮度明顯變化的點(diǎn)做出標(biāo)記。邊緣檢測(cè)去除了視頻信號(hào)中許多不相關(guān)、可有可無(wú)的信息，將展示圖像結(jié)構(gòu)屬性所必需的重要的信息保留下來(lái)，顯著減少了視頻信號(hào)的數(shù)據(jù)量。

空域?yàn)V波是一種視頻信號(hào)的去噪平滑技術(shù)，它首先采用均值濾波方法，確定每一像素點(diǎn)附近4個(gè)點(diǎn)的像素值的中值，去除脈沖噪聲（采點(diǎn)位置如圖5所示）；然后通過(guò)低通濾波器減小高斯噪聲、電子熱噪聲等；最后利用圖像銳化濾波對(duì)圖像的邊緣信息進(jìn)行增強(qiáng)，補(bǔ)償壓縮引起的視頻信息衰減。

圖5 均值濾波采樣點(diǎn)分布圖

H.264視頻標(biāo)準(zhǔn)也稱為高等視頻編碼（AVC）標(biāo)準(zhǔn)，是一種面向塊的基于運(yùn)動(dòng)補(bǔ)償?shù)木幗獯a器標(biāo)準(zhǔn)。H.264采用了幀內(nèi)空間預(yù)測(cè)、整數(shù)變換與量化、環(huán)路濾波、熵編碼、幀間編碼中的運(yùn)動(dòng)補(bǔ)償預(yù)測(cè)等新技術(shù)，能夠在更低的帶寬下提供優(yōu)質(zhì)的視頻。它是以計(jì)算復(fù)雜度的增加為代價(jià)，換取編碼效率的提高。在同一重建圖像質(zhì)量下，它的編碼效率比H.263和 MPEG－4提高了1.5～2倍[3]。

4.2 FPGA接口邏輯控制單元

本系統(tǒng)不僅要完成視頻信號(hào)的采集處理，還要進(jìn)行時(shí)序邏輯控制，各個(gè)模塊間要協(xié)同工作，保持同步及通信暢通。因此在FPGA中設(shè)計(jì)此接口邏輯控制單元與PC／104計(jì)算機(jī)系統(tǒng)進(jìn)行通信。計(jì)算機(jī)產(chǎn)生控制信號(hào)對(duì)FPGA進(jìn)行實(shí)時(shí)的控制，通過(guò)地址總線和數(shù)據(jù)總線與其進(jìn)行通信。

4.3 I2C通信單元

A／D轉(zhuǎn)換模塊中的解碼芯片SAA7113及編碼芯片SAA7121可以兼容全球各種視頻標(biāo)準(zhǔn)，在不同的國(guó)家應(yīng)用時(shí)必須按照其使用的視頻標(biāo)準(zhǔn)對(duì)芯片內(nèi)部的寄存器進(jìn)行設(shè)置，否則就不能相應(yīng)地輸出符合要求的信號(hào)。這個(gè)過(guò)程也稱為初始化過(guò)程，需通過(guò)I2C總線進(jìn)行，遵從I2C總線協(xié)議[4]。

用VHDL編寫(xiě)程序，燒寫(xiě)在FPGA中，可控制SAA7113及SAA7121的工作狀態(tài)，準(zhǔn)確調(diào)控各信號(hào)時(shí)序，可移植性好，能適應(yīng)高速信號(hào)控制的需要。

4.4 數(shù)據(jù)緩存單元

FPGA斷電后數(shù)據(jù)丟失，每次工作時(shí)都需要在加電的情況下將程序重新下載到FPGA中，因此在系統(tǒng)設(shè)計(jì)的過(guò)程中，增加一個(gè)同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器（SDRAM）。將程序保存在SDRAM中，使每次加電后程序自動(dòng)加載到FPGA中。

數(shù)字視頻信號(hào)經(jīng)過(guò)FPGA邏輯運(yùn)算單元處理后，在先進(jìn)先出（FIFO）中以數(shù)據(jù)幀的形式暫存。由于FPGA的內(nèi)部資源有限，且數(shù)據(jù)掉電丟失，故而也送至SDRAM中存儲(chǔ)。

5 結(jié)束語(yǔ)

針對(duì)目前雷達(dá)視頻信號(hào)的數(shù)據(jù)量大、信號(hào)格式類(lèi)型繁多等問(wèn)題，本文提出了基于FPGA的雷達(dá)視頻采集處理系統(tǒng)。該系統(tǒng)運(yùn)用FPGA對(duì)雷達(dá)模擬視頻信號(hào)進(jìn)行數(shù)字化，通過(guò)多級(jí)處理，實(shí)現(xiàn)雷達(dá)視頻信號(hào)的采集提取、去噪壓縮、高分辨率顯示。

與傳統(tǒng)的雷達(dá)視頻采集處理系統(tǒng)相比，本設(shè)計(jì)具有占用資源少、體積小、低功耗、可擴(kuò)展性好、處理速度快等優(yōu)點(diǎn)。目前，該設(shè)計(jì)已成功應(yīng)用于某系統(tǒng)中，具有較高的工程應(yīng)用價(jià)值，軍事經(jīng)濟(jì)效益顯著。

[1]謝劍斌，徐暉.數(shù)字視頻處理與顯示[M].北京：電子工業(yè)出版社，2010.

[2]李林，謝代華，馮正勇.基于FPGA的數(shù)字光端機(jī)的設(shè)計(jì)與實(shí)現(xiàn)[J].重慶職業(yè)技術(shù)學(xué)院學(xué)報(bào)，2006，15（3）：148－150.

[3]高文，趙德斌，馬思偉.數(shù)字視頻編碼技術(shù)原理[M].北京：科學(xué)出版社，2010.

[4]曾慶立，孟凡斌，陳善榮.基于CPLD的SAA7113的初始化及其控制設(shè)計(jì)[J].吉首大學(xué)學(xué)報(bào)，2009，30（6）：66－70.