4×4片上網絡芯片的設計及FPGA驗證

摘 要： 片上網絡（NoC）被稱為是能夠從根本上解決復雜片上系統通信瓶頸問題的通信架構。隨著VLSI工藝從亞微米、深亞微米到納米的不斷發展，使得NoC芯片設計成為可能。使用VHDL硬件描述語言完成了一款4×4 NoC 芯片的設計。芯片功能的FPGA的驗證結果表明，該芯片在100 MHz系統時鐘情況下工作正常，證明了設計的正確性。同時，基于180 nm HJTC 工藝庫完成了該款NoC芯片的物理設計。

關鍵詞： 片上網絡； FPGA驗證； 物理設計； 通信架構

中圖分類號： TP391.9 文獻標識碼： A 文章編號： 1004?373X（2013）08?0145?04

0 引 言

近年來迅速發展的片上多處理器系統（Multi?Processor System on a Chip，MPSoC）以其高速并行運算能力使其在智能手機、平板電腦、數字電視機頂盒等設備中得以廣泛使用。日益豐富的功能應用對處理器運算能力不斷地提出更高的要求，提高處理器運算能有兩種可行的方法，一種方法是提高處理器的工作頻率，另一種方法就是采用片上多處理器系統；一方面由于制造工藝的限制使得處理器的工作頻率在短期內不會有較大的突破，另一方面由于處理器工作頻率越高就意味著工藝尺寸越小，而工藝尺寸的縮小意味著更高的設計難度、制造成本和更大的風險，所以更高的數據運算能力要求處理器數進一步增加，但是當處理器數>6時總線架構不適用于 任務計算/通信比 較大的多處理器系統，而當處理器數不少于16時需要采用更高級的通信方案[1]。片上網絡（NoC）便是將來大規模多處理器片上系統的主要通信架構。

片上網絡（Network on Chip，NoC）技術將計算機網絡技術移植到芯片設計中，在芯片上實現了處理器的本地訪問在本地實現，處理器間的信息交互由網絡來完成，實現了全局異步和局部同步的通信，且使芯片資源更加豐富。這種新結構能夠從體系結構上徹底解決總線結構對當前芯片進一步發展的瓶頸性阻礙（如：擴展性差、線通信效率低、單一時鐘同步問題等）。本文使用VHDL硬件描述語言設計了一款4×4 片上網絡芯片，經過邏輯驗證后在FPGA實際硬件平臺上對其完成了驗證，并對其進行物理設計，得到了該款芯片的版圖。

1 片上網絡架構的設計

典型的片上網絡通信系統可劃分為功能子系統和通信子系統。圖1是片上網絡系統架構示意圖。系統主要由三部分組成：資源模塊（Resource）、網絡接口（Interface）和片上網絡[2]；資源模塊可以是功能子系統（包括處理器、存儲器、多種外設）、也可以是單一模塊（如DSP/GPIO/MPEG等），資源模塊通過網絡接口連接至片上網絡，片上網絡由網絡節點（Node）和鏈路通道（Link）組成，它構成了相對獨立的通信子系統，通過它，可以實現全局異步和局部同步通信：每個資源模塊可工作于獨立時鐘域，各資源模塊間通過片上網絡進行異步通信，這樣可以很好地解決全局同步帶來的通信瓶頸性問題。

1.1 片上網絡拓撲結構的設計

網絡節點（Node）和鏈路通道（Link）的排列形式稱為片上網絡的拓撲結構，它不僅決定網絡節點間鏈路通道的排列形式，而且直接影響片上網絡的通信效率、所占用資源的多少和功耗的大小等。二維拓撲結構因其很好的適應了集成電路二維工藝的特點而得到廣泛應用，是片上網絡最為常用的拓撲結構。常見的二維片上網絡拓撲結構主要包括網格（Mesh）、單環網（STorus）和雙環網（DTorus）[3]。如圖3所示。

圖2中分別是16節點的網格、單環網、雙環網的二維拓撲結構。網格型NoC的網絡節點只能通過x、y方向的鏈路通道與相鄰的網絡節點相互通信；單環網增加了縱向兩邊界節點間的鏈路通道；雙環網的縱、橫邊界節點間均有鏈路通道。二維網格型網絡因其結構簡單、容易分析和布局等優點，已成為研究的熱點。本文所設計的NoC芯片采用二維網格型拓撲結構。

1.2 網絡節點的設計

片上網絡通過網絡節點實現鏈路通道的分配及網絡數據傳輸控制[4]。本文所設計的每個網絡節點均有5個端口（West端、East端、South端、North端和LS端），每個端口對應一個虛擬通道分配器（VCA），由該分配器實現對應虛擬通道的使用分配。此外，每個網絡節點還有一個仲裁器（ARB）和一個交換器（SW）（見圖3）。

仲裁器控制端口分配，由它響應各端口的傳輸請求、控制交換器的切換實現對數據傳輸路徑的控制。由仲裁器對某一端口被多個端口同時請求傳輸這一競爭現象進行仲裁。交換器則在來自仲裁器的交換控制信號的控制下建立數據傳輸的路徑通道。

1.3 鏈路通道的設計

鏈路通道（Link）不僅實現數據傳輸過程中的暫時存儲、路由控制等功能，還實現網絡節點之間、網絡節點與所掛的本地系統之間的相互通信[5]。本設計中的鏈路通道是一種通用型全雙工雙向通道。鏈路通道主要由兩條虛擬通道（VC）和兩個地址生成模塊（block）構成（見圖4）。虛擬通道實現傳輸數據包的存儲和路由控制，地址生成模塊完成節點地址編碼，虛擬通道根據節點地址編碼來確定它將連接至的節點地址。本文使用VHDL硬件描述語言完成了該款NoC芯片的設計，在Modulesim仿真平臺上完成了該芯片的邏輯驗證，證明了其邏輯功能的正確性。

本文使用VHDL硬件描述語言完成了該款NoC芯片的設計，在Modulesim仿真平臺上完成了該芯片的邏輯驗證，證明了其邏輯功能的正確性。

2 FPGA驗證

2.1 FPGA驗證平臺及方法

本文所采用的驗證平臺是Xilinx?ISE 10.1軟件和一塊Xilinx Virtex?5 XC5VFX70T FPGA開發板；

本文所采用的驗證方法是在每一個網絡節點掛載一個VHDL語言描述模擬資源模塊，由每個網絡節點的模擬資源模塊依次向其后的網絡節點發送數據（如[00.00]節點依次向[00.01]，[00.10]，[00.11]…[11.11]發送數據，[00.01]節點依次向[00.10]，[00.11]，[01.00]…[11.11]，[00.00]發送數據），并接收來自其他網絡節點的數據；用Xilinx?ISE 10.1軟件的組件ChipScope Pro Generator 將每個網絡節點發送的數據及目標節點、接收的數據及源節點等信息生成在線邏輯分析儀的IP核，將該IP核插入到設計中，分別完成Synthesize，Translate，Map，PlaceRoute后生成.bit文件下載到FPGA開發板上，用Xilinx?ISE 10.1軟件的組件ChipScope Pro Analyzer觀察相關信號在實際硬件電路中的變化情況，如果在實際電路中每個數據包都能夠正確的傳輸于源節點和目標節點之間，就能證明本文所設計4×4 NoC功能的正確性。

2.2 FPGA驗證結果

在FPGA驗證平臺上，當工作頻率高達100 MHz時每個由模擬資源模塊發出的數據包都能準確的在源節點與目標節點之間傳輸；圖5所示為[00.00]和[00.10]節點分別向[00.10]和[00.01]節點發送數據包，[00.10]和[00.01]分別正確的接收到了源節點發來的數據。經過FPGA實際硬件電路驗證，證明了本設計的正確性。

3 邏輯綜合

本文的設計綜合選用Synopsys公司的Design Compiler（DC）軟件，基于HJTC180nm工藝庫進行。經過analyze、elaborate、link和uniguify四步完成該設計的讀入；將操作條件設為溫度高、電壓低和工藝偏差大的WORST[6]；設計優化約束如表1所示；綜合后本設計沒有出現時序違反，證明滿足各項時序要求，可以進行物理設計。

4 物理設計

本文所設計NoC芯片的物理設計采用Cadence公司的Encounter物理設計軟件進行，該軟件可以完成從RTL到GDSⅡ的納米數字電路的完整設計。

本設計不僅添加了標準單元和I/O PAD參考庫，還分別為它們添加防止天線效應參考庫，以防天線效應。本設計有114個功能I/O、4組供電I/O和4組ESD過流保護I/O，功能I/O選用驅動電流為16 mA、寬度為75 μm、工作電壓為1.8 V的PLIB16N單元；由于本設計規模較大，工作頻率高達100 MHz，所以進行I/O排布和模塊擺放時不僅充分考慮了模塊與模塊間的互聯通信、擁塞度等的影響，還充分考慮了其對芯片供電均衡和互聯線長短的影響。

本設計由5、6層金屬構成1對寬度為50 nm電源環，在第6層金屬上每隔100 nm添加一條寬度為100 nm的電源帶。本設計的布局是由EDA工具自帶布局工具自動完成的。

由于H型時鐘樹從中心到達各個葉子節點的距離相等，時鐘偏差理論上為0，所以本文選用H型時鐘樹進行時鐘樹綜合，本設計中由于個別時鐘級數較深，采取了插入buffer的方法來提高時鐘的驅動能力[7]。完成布線及空白處填充后得到了本芯片的物理設計版圖（如圖6所示）。

表2是完成物理設計后得到的芯片面積與功耗。由表2可見該款芯片的面積是11.6 mm2，總功耗大約1.63 W。

5 結 語

本文完成了一款網格型（Mesh）4×4 NoC芯片的設計，經過邏輯功能仿真后在FPGA實際硬件環境中對其進行驗證，證明了其設計的正確性且可在高達100 MHz時鐘頻率下正常工作。本文基于180 nm HJTC工藝庫對該芯片完成了芯片物理設計，最終得到了本設計的版圖、面積和功耗，進一步證明了NoC這種新型芯片結構硬件化的可行性。

參考文獻

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[6] QIAN Yue， LU Zhong?hai， DUO Wen?hua. Analysis of worst?case delay bounds for best?effort communication in wormhole netsworks on chip [C]// NoCS 2009 3rd ACM/IEEE International Symposium on Networks?on?Chip. San Diego， CA： ACM， 2009： 44?53.

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