基于FPGA的TDICCD8091驅動時序電路設計

摘 要： 結合時間延時積分圖像傳感器TDICCD和Altera公司現場可編程門陣列FPGA的器件特點和應用背景，介紹了美國仙童公司的一款高速TDICCD8091的工作特點，在分析其驅動時序信號邏輯關系的基礎上，以QuartusⅡ為開發平臺采用VHDL硬件描述語言設計并完成時序仿真，經驗證該驅動時序下載到硬件電路中能夠成功驅動TDICCD8091正常工作。

關鍵字： 時間延時積分圖像傳感器； 現場可編程門陣列； QuartusⅡ； VHDL

中圖分類號： TN29?34 文獻標識碼： A 文章編號： 1004?373X（2013）17?0165?03

0 引 言

時間延時積分電荷耦合器件（Time Delay and Integration Charge Coupled Devices，TDICCD）易于實現實時成像，可與小相對孔徑的光學系統配合成像，從而大幅度減少遙感相機的體積和質量，因此廣泛應用在航空航天、火控系統和遠海探測等領域[1?2]。現場可編程邏輯門陣列（FPGA）在航空航天、工業自動化、儀表儀器、計算機設計與應用、通信、國防等領域的電子系統中的技術含量正以驚人的速度提升。完整的電子系統在單一FPGA芯片中實現早已成為現實，電子類新技術項目的開發也更多地依賴于FPGA技術的應用[3]。

TDICCD是一種時間延遲積分圖像傳感器件，精準可靠的時序邏輯信號是 TDICCD工作的最基本條件，是保障整個系統有效工作的關鍵，闡述了以FPGA為開發平臺設計TDICCD8091驅動時序的全過程。

1 TDICCD的特點及工作原理

1.1 TDICCD的特點

1.2 TDICCD的工作原理

2 設計目標分析

2.1 TDICCD8091簡介

TDICCD8091是美國仙童公司的一款9 216×128的高速光電傳感器，每行的像素點數目高達9 216個，像元大小為[8.75 μm×8.75 μm]，TDI積分級數為4，8，16，32，64，96，128可選，行轉移速率為12 kHz。電荷讀出有向上和向下兩個方向可選，每個方向有6個輸出端口，每個端口讀出速率為20 MHz，總速率為120 MHz，讀出像元電荷數目1 536個。每個輸出端口有寄存器和放大器用來緩存和放大信號。TDICCD8091內部結構包含有：光積分區域（垂直移位寄存器）、21行獨立區域（垂直移位寄存器）和水平移位讀出區域（水平移位寄存器），其中，21行獨立區域靠近水平讀出的3行為快速轉移區域，剩下的18行為慢速轉移區域，21行均被遮光材料遮擋。

TDICCD8091的外形圖如圖2所示[6]。

2.2 TDICCD8091的時序要求分析

TDICCD8091積分級數的選擇由輸入端口VSW128?D（U）、VSW64?D（U）、VSW32?D（U）、VSW16?D（U）、VSW8?D（U）、VSW4?D（U）配合模擬開關控制實現。具體接法：例如當選擇向上32級積分時，VSW4?U、VSW8?U、VSW16?U接信號V3，VSW32?U接-3 V電壓，VSW64?U、VSW128?U接+15 V電壓，同時33～128級的行轉移端口接+15 V電壓，水平移位讀出端口接+3 V電壓，1～32級的行轉移端口接信號V1、V2、V3，水平移位讀出端口接H1、H2、H3、H4。

TDICCD8091正常工作所需要的時序信號如圖3所示。其中，V1、V2、V3為12 kHz占空比為50%的三相時鐘信號，時鐘高電平+15 V、低電平0 V，控制光積分區域和21行獨立區域后18行信號電荷的垂直移位；VHS1、VHS2、VHS3為12 kHz占空比小于5%的移位時鐘信號，時鐘高電平+15 V、低電平0 V，控制前3行獨立區域信號電荷的垂直移位； H1、H2、H3、H4為20 MHz占空比50%的四相時鐘信號，時鐘高電平0 V、低電平-5 V，控制每個端口1 536個像元電荷的水平移位讀出，同時，H1信號還控制像元電荷由垂直轉移向水平轉移的過度，此時高電平為+5 V；FOG為讀出時鐘信號，時鐘高電平+1 V、低電平-5 V；RG是復位脈沖信號，時鐘高電平+15 V、低電平+4 V，作用為在每個像元電荷讀出前 ，清除前一個像元殘余電荷，信號頻率20 MHz。這些時鐘的高低電平電壓值在硬件電路通過芯片EL7212驅動實現。

3 時序邏輯設計及仿真結果

3.1 時序程序設計

整個時序程序信號總流程圖如圖4所示。程序總共由7個模塊組成：輸入同步時鐘模塊產生頻率20 MHz的主時鐘CLK，CLK通過分頻模塊產生頻率36 kHz的CLK1和頻率5 MHz的CLK2；信號控制模塊在主時鐘CLK的同步作用下分別產生控制信號VClr、VSHClr和HClr；輸入處理模塊對輸入主時鐘CLK做去抖動處理后輸出時鐘信號CLK0；V信號產生模塊輸出光積分區域行轉移所需的12 kHz占空比為50%的三相時鐘信號V1、V2、V3；VHS信號產生模塊輸出12 kHz占空比小于5%的移位時鐘信號VHS1、VHS2、VHS3； H信號產生模塊輸出水平移位讀出區域所需的20 MHz占空比50%的四相時鐘信號H1、H2、H3、H4，以及FOG讀出時鐘信號和RG復位脈沖信號。

3.2 時序仿真結果

時序設計采用Altera公司的Quartus Ⅱ作為開發平臺，EP3C25Q240為硬件平臺。總的時序仿真結果如圖5所示，結果表明所有仿真信號滿足2.2節中的信號要求；圖6為FPGA上測得V1、V2的相位關系，圖7為FPGA上測得H1、H2相位關系，結果表明相位關系正確，能夠保證每個時刻至少有一個高電平和一個低電平，保證像元電荷的正常讀出。

4 結 語

時序在硬件電路中成功驅動了TDICCD8091工作，驗證了軟硬件的正確性和準確性。程序設計利用同步時鐘控制全局電路的思想，避免競爭與冒險，提高了程序的可靠性；采用模塊化設計思想提高程序的可重用性、可測試性、可讀性及可維護性；狀態機的設計方法提高了程序運行的穩定性。

參考文獻

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[2] 楊秉新.TDICCD相機的相對孔徑與器件像元尺寸關系的研究[J].航天返回與遙感，2001（6）：9?12.

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作者簡介：劉 燕 女，1983年出生，碩士，助教。主要研究方向為光電信號處理。