一種低噪聲高PSRR的LDO線性穩壓器

鄒靜,楊維明,蔣師,劉雪

(湖北大學物理學與電子技術學院,湖北 武漢 430062)

對采用電池供電的便攜式設備而言,高性能、高效率的電源管理芯片必不可少.在電源管理芯片中,低壓差線性穩壓器( low dropout voltage regulator,LDO)通常位于DC-DC變換器之后,為模擬電路等對電源噪聲和穩定度要求較高的電路提供電源電壓[1].因此,電源電壓抑制比(power supply rejection ratio,PSRR)和噪聲是LDO的兩個重要指標.近年來學術界和工業界提出了許多提高LDO PSRR的技術.比如,在LDO的輸入端增加RC濾波電路、兩個LDO級聯[2]、利用NMOS和PMOS級聯構成功率管[3]等.這些方法簡單實用,但會增加LDO的最小壓降,降低LDO的效率.為提高效率,文獻[4]用電荷泵驅動NMOS功率管,但引入電荷泵會增加設計復雜度,增加輸出噪聲.本文中針對這種需求設計了低噪聲、高PSRR的LDO線性穩壓器,并設計出合適的頻率補償方案,保證整體電路的穩定性[1].

1 LDO的系統架構及電路設計

圖1 PMOS功率管型LDO線性穩壓器

1.1LDO系統的噪聲分析基本的LDO線性穩壓器包括誤差放大器(error amp)、調整功率元件(pass element)、基準(voltage reference)與偏置電路以及反饋電阻網絡[2].圖1為PMOS功率管型LDO線性穩壓器的基本結構圖.

(1)

通常情況下,R1與R2的比值固定,所以優化噪聲的有效方法是設計低噪聲的帶隙基準源.

圖2 PMOS型LDO的PSRR交流小信號模型

1.2LDO系統的PSRR分析基準電壓源產生的基準電壓Vref以及電阻反饋網絡產生的反饋系數直接影響該LDO線性穩壓器的輸出.只要保證反饋電阻的高度匹配和基準電壓的穩定,就可以實現恒定的LDO輸出電壓.LDO線性穩壓器的電源抑制比特性反映了輸出電壓對輸入電源電壓的小范圍波動的抑制能力.圖2是對PMOS作為功率管的LDO的PSRR小信號交流等效模型.

LDO的電源抑制比的數學表達式近似為：

(2)

(3)

(4～5)

(6)

(7)

式中：G1=(Roa)-1、G2=(Rout)-1,AVOTA(0)、BWOTA、GBW分別為誤差運算放大器的直流增益、帶寬以及LDO的增益帶寬積.通過PSRR的零極點分析,可以得出以下結論：

(1)誤差運算放大器的直流增益AVOTA(0)與低頻段的PSRR成正比,但是高增益的放大器將會使單位增益頻率變大,過多的極點包括在單位增益帶寬之內可能導致相位裕度偏低,影響系統的穩定性.所以穩定性和PSRR之間要做一個折衷考慮；

(2)PSRR的第一個零點Z1和放大器的帶寬成正比；第一個極點P1與環路的增益帶寬積成正比,它們應盡可能靠近,以補償相位的變化,但它們同樣影響環路的穩定性,必須折衷考慮；

(3)PSRR的第二個極點P2與輸出電容Cout成反比,雖然增大輸出電容可以將第二個極點向低頻方向推進,來獲得較好的PSRR特性, 但該方法同樣可能會導致整個環路的不穩定,所以輸出電容的大小必須和PSRR折衷考慮.

1.3核心電路設計LDO的核心電路由PTAT電流源,誤差放大器,功率管構成.如圖3所示.

1.3.1 PTAT電流源設計 由啟動電路和正溫度系數電流源兩部分組成.出于低功耗設計的考慮,盡量在LDO正常工作的時候將啟動電路關閉.如圖3所示,該結構的啟動電路由晶體管M15～M19,以及電容C1、C2組成.當芯片上電時,C1未被充電,M19的柵極電位為低電位,此時M19導通,并將M13、M14的柵極電位拉高,破壞其靜態平衡點,使PATA電流源正常啟動.此時,由M15～M18構成的兩級反相器對C1充電,當C1上極板的電位被拉高以后,M19截止關斷.整個啟動電路完全關閉,不影響PTAT電流源的正常工作[3].

圖3 LDO的核心電路圖

1.3.2 誤差運算放大器設計 誤差放大器的電路組成如圖3所示.這是一個高增益、高PSRR的兩級放大OTA.主要由三部分構成：第一級放大器Gm1、第二級放大器Gm2及穩壓器頻率補償電路.第一級放大器Gm1是差分對輸入的對稱性OTA,由晶體管M1、M2、M3、M4、M5以及電阻R4、R5組成,對穩壓器輸出反饋電壓和基準電壓的差模信號進行放大；第二級放大器Gm2由晶體管M8、M9組成,用來提高誤差放大器的開環增益,也可減小放大器的輸出阻抗(可增大帶寬)；頻率補償電路由C3、R3組成,由密勒效應使得極點分離,并通過R3的調整,產生一個左半軸的零點做頻率補償[4].由圖可計算出誤差放大器的性能參數.

(8)

第一級輸出阻抗為：Ro1≈ro5

(9)

第二級增益為：A2≈gm9(ro9‖ro8)

(10)

第二級輸出阻抗為：Ro2≈ro8‖ro9

(11)

(12)

(13～14)

式中功率管自身寄生的柵極電容Cpar≈Cgs+Cgd；根據式(12)～(14)對相位裕度和環路增益進行折衷,從而優化環路的幅頻特性和相頻特性[5].

1.3.3 基準與偏置電路設計 基準電壓源是LDO的核心模塊之一,LDO輸出電壓的線性調整率、電源抑制比、溫度特性等相關指標均與基準電壓有關.因此設計一種電路結構簡單而又具有良好性能的基準產生電路是非常關鍵的.從低功耗的角度考慮,盡量減小基準電路所消耗的靜態電流的同時保證基準電壓具有較好的溫度系數、電源抑制比、線性調整率等要求.

本文中設計的基準電壓源電路如圖3所示,由晶體管M11、M12、M13、M14,電阻R6、R7、R8以及兩只PNP型雙極型管Q1、Q2組成.

基準源輸出端的電壓噪聲為：

(15)

又因為帶隙基準源應滿足零溫度系數：

(16)

其中M為兩只PNP型雙極晶體管的集電極電流之比,進一步簡化得：

(17)

2 LDO 整體電路仿真

本文中基于BCD 0.5 μm CMOS工藝,采用cadence和Hspice對整體電路做仿真,并對各仿真波形做出詳細的分析,若仿真條件未作說明,則默認是在tt工藝腳下,電源電壓為3.3 V時,25 ℃環境溫度下進行的.LDO線性穩壓器輸出電壓的溫度特性曲線如圖4所示.仿真條件：負載電流為300 mA,Vin=3.3 V,工作溫度從-40 ℃變化到85 ℃.

圖4 LDO的輸出電壓的溫度特性曲線(tt)

圖5 LDO線性調整率變化曲線(tt)

(18)

(19)

LDO穩壓器的負載調整率仿真結果如圖6所示.仿真條件：輸入電壓為3.3 V,負載電流從0線性變化到300 mA,溫度為25 ℃.從圖中可以看出輸出電壓從1.826 1 V變化到了1.820 3 V,因而電路的負載調整率為：

(20)

圖6 LDO負載調整率的仿真曲線(tt)

圖7 LDO的PSRR特性曲線(typical corner)

LDO線性穩壓器整體電路的PSRR特性曲線如圖7所示.仿真條件：輸入電壓3.3 V,電流為300 mA,輸出電壓1.8 V,負載電容1 μF.由圖可得,在Typical工藝腳下,低頻的PSRR約為-75 dB；高頻的PSRR約為-20 dB左右.該電路對電源電壓的波動抑制能力符合設計要求.

3 測試結果

圖8 芯片的顯微照片

圖8所示為該芯片的顯微照片.對樣片(sample)分別在空載、負載電流100 mA及滿載(300 mA)3種情況,及3種輸入電壓(2.5 V、3.3 V、5.1 V)和3種工作溫度條件(-20 ℃、27 ℃、85 ℃)下進行測試,結果顯示,該電路有較寬的輸入電壓范圍,輸出電壓為1.8 V.

圖9所示為空載情況下,Vin=3.3 V時,LDO輸出電壓隨溫度的變化曲線；圖10所示為滿載情況下,Vin=2.5 V時,LDO輸出電壓隨溫度的變化曲線.對5個樣片在-27 ℃條件下進行電源電壓抑制比的測試,得出其均值曲線如圖11所示.從圖中可以看出,LDO線性穩壓器的PSRR在3.25 MHz頻率以下,最低約為-45 dB@1 MHz,最高約為-75 dB@217 Hz.圖12所示為輸出電壓噪聲測試曲線.結果顯示,在10 Hz頻率以下的輸出電壓閃爍噪聲約為0.78 μV(P-P),在10 Hz至100 kHz頻率范圍內輸出電壓噪聲約為0.1 μV(RMS),滿足設計要求.

圖9 空載時輸出電壓隨輸入電壓和溫度的變化

圖10 滿載時輸出電壓隨輸入電壓和溫度的變化

圖11 -27 ℃下PSRR測試曲線(均值)

4 結論

圖12 輸出電壓噪聲測試曲線

本文中設計的這款LDO線性穩壓器,有較寬的輸入電壓范圍(2.5～5.1 V),輸出電壓1.8 V,高電源電壓抑制比(PSRR≈-66 dB@1 kHz),該LDO的負載電流為300 mA(滿載)、靜態電流IQ低至μA級,具有低功耗和低噪聲的特點,且芯片面積小(die size：X=836 μm,Y=796 μm)、外圍電路簡單.從芯片的測試數據來看,本文中設計的LDO線性穩壓器能滿足低功耗、低噪聲和高穩定性的指標設計要求.

[1] 賴凡. 低壓差電壓調節器技術發展動態[J].微電子學,2004, 34(4):416.

[2] 吳曉波,李凱,嚴曉浪.高性能低壓差性穩壓器的研究與設計[J].微電子學,2006,36(3)：347-351.

[3] Lam Y, Ki W.A 0.9 V 0.35 μm adaptively biased CMOS LDO regulator with fast transient response[C]//Proc of ISSCC Dig Tech,San Francisco, CA, USA,2008：442-443.

[4] Alicea P, Ortiz C, Perez R. Design of an adjustable, low voltage, low dropout regulator[J].Proceeding of the Fifth IEEE International Caracas Conference on Devices, Circuits and Systems,2004,5:24-26.

[5] Robert J M, Jose S M, Edgar S S. Full on-chip CMOS low-dropout voltage regulator[J].IEEE Transactions on Circuits and Systems,2007,54(9)：1879-1890.

[6] 溫曉珂,談熙,閔昊. 用于射頻SOC芯片的低噪聲高電源抑制比LDO[J].固體電子學研究與進展,2011,31(3):432.