一種應(yīng)用于流水線ADC中的高性能采樣保持電路

羅斌何慶領(lǐng)

1.安徽省科學(xué)技術(shù)館，安徽省合肥市 2300882.合肥工業(yè)大學(xué)計(jì)算機(jī)與信息學(xué)院，安徽省合肥市 230009

一種應(yīng)用于流水線ADC中的高性能采樣保持電路

羅斌1何慶領(lǐng)2

1.安徽省科學(xué)技術(shù)館，安徽省合肥市 2300882.合肥工業(yè)大學(xué)計(jì)算機(jī)與信息學(xué)院，安徽省合肥市 230009

基于SMIC 0.18um CMOS工藝設(shè)計(jì)了一種高速、高精度、高線性度的采樣保持電路。采用全差分帶增益自舉電路的高增益、高帶寬運(yùn)放，以及改進(jìn)的帶襯底電壓調(diào)整的柵壓自舉開(kāi)關(guān)，有效增加輸入信號(hào)帶寬并減小采樣保持電路的非線性。對(duì)設(shè)計(jì)的電路進(jìn)行仿真，在輸入信號(hào)幅值為2VP-P，頻率為47.66MHz，采樣頻率為100MSPS時(shí)，采樣保持電路建立時(shí)間為3.606ns，建立精度達(dá)0.004%，有效位數(shù)為17.2bit，無(wú)雜散動(dòng)態(tài)范圍達(dá)108.5dB。

采樣保持電路；流水線ADC；全差分運(yùn)放；增益自舉電路；柵壓自舉開(kāi)關(guān)

引言

斜流水線ADC由于具有兼顧精度和速度的特點(diǎn)而受到廣泛應(yīng)用，并成為高性能ADC的主流結(jié)構(gòu)[1-4]。近年來(lái)，隨著無(wú)線通信、高清數(shù)字視頻等高端應(yīng)用的迅猛發(fā)展，對(duì)流水線ADC性能的要求也越來(lái)越高。采樣保持電路位于整個(gè)流水線ADC的最前端，它對(duì)輸入的模擬信號(hào)進(jìn)行采樣和保持，提供給后級(jí)流水線電路進(jìn)行模數(shù)轉(zhuǎn)換，其性能對(duì)整個(gè)流水線ADC的性能有至關(guān)重要的影響[5]。

為了滿足高性能流水線ADC速度和精度的要求，本文設(shè)計(jì)了一種高速、高精度、高線性度采樣保持電路：主體運(yùn)放采用兩級(jí)結(jié)構(gòu)，第一級(jí)采用帶增益自舉的套筒式共源共柵結(jié)構(gòu)以獲得高增益，第二級(jí)采用共源級(jí)結(jié)構(gòu)以獲得高輸出擺幅；設(shè)計(jì)了改進(jìn)的帶襯

底電壓調(diào)整的柵壓自舉開(kāi)關(guān)，在采樣相時(shí)提高采樣開(kāi)關(guān)管的柵源電壓并使之恒定，以減小導(dǎo)通電阻及其非線性，并使開(kāi)關(guān)管的襯底電壓和源極電壓大致相等，以消除閾值電壓變化帶來(lái)的非線性，而在保持相時(shí)使襯底接地，使開(kāi)關(guān)管可靠關(guān)斷。

1 采樣保持電路結(jié)構(gòu)及關(guān)鍵參數(shù)確定

流水線ADC采樣保持電路主要有兩種結(jié)構(gòu)[6-7]：電荷重分配式和電容翻轉(zhuǎn)式，其中電容翻轉(zhuǎn)式結(jié)構(gòu)具有反饋系數(shù)大，尺寸小，功耗低的優(yōu)點(diǎn)，但其缺點(diǎn)是，運(yùn)放的共模輸入電平會(huì)受輸入信號(hào)共模電平影響[8]，要求運(yùn)放能夠處理較大的共模輸入范圍，這對(duì)于低壓、高速高增益的運(yùn)放設(shè)計(jì)而言則存在較大難度，不適合低壓下應(yīng)用。本文設(shè)計(jì)的采樣保持電路電源電壓為1.8V，因此采用電荷重分配式結(jié)構(gòu)。

電荷重分配式采保電路結(jié)構(gòu)及其時(shí)序[7]如圖1（a）、（b）所示，采樣相和保持相采用兩相非交疊時(shí)鐘，CLK_s、CLK_sf是采樣相時(shí)鐘，CLK_h是保持相時(shí)鐘。當(dāng)采保工作在采樣相時(shí)，采樣電容Cs兩端分別連接到輸入信號(hào)和運(yùn)放共模輸入電平Vcm1上，而反饋電容Cf兩端分別接到運(yùn)放的共模輸入電平Vcm1和共模輸出電平Vcm2上，此時(shí)采保電路采樣輸入信號(hào)，運(yùn)放不工作；當(dāng)采保工作在保持相時(shí)，兩個(gè)采樣電容Cs下極板與輸入端斷開(kāi)并相連，另一個(gè)極板分別接運(yùn)放的正負(fù)輸入端，而反饋電容Cf兩端連接到運(yùn)放的輸入和輸出端，與運(yùn)放形成閉環(huán)連接。此時(shí)運(yùn)放工作在放大狀態(tài)，采樣電容Cs儲(chǔ)存的電荷轉(zhuǎn)移到反饋電容Cf上。本文采用下極板采樣技術(shù)以減小溝道電荷注入和時(shí)鐘饋通的影響。

圖1 電荷重分配式采保電路結(jié)構(gòu)及其時(shí)序

根據(jù)采樣相和保持相電荷守恒原理，并忽略寄生參數(shù)，可得：

其中Vip、Vin是采保的輸入信號(hào)，Vcm1、Vcm2是運(yùn)放輸入共模電平和輸出共模電平，Vop、Von是采保電路輸出信號(hào)，Vap、Van是運(yùn)放輸入端信號(hào)，Vx是采樣電容下極板電壓，Cs、Cf是采樣電容和反饋電容。

由于運(yùn)放的輸入輸出關(guān)系為：

因此，（1）-（2）式并利用（3）式可得：

其中β為反饋系數(shù)，約為0.5。為了達(dá)到14位流水線ADC的精度，采樣保持電路必須滿足誤差小于0.5LSB的精度，由此可得其運(yùn)放的環(huán)路增益βA需大于90.3dB。

運(yùn)放可以近似為單極點(diǎn)系統(tǒng)，并應(yīng)用于閉環(huán)系統(tǒng)中，系統(tǒng)的時(shí)域響應(yīng)為：

其中τ=（β×2π×fu）-1，是閉環(huán)系統(tǒng)時(shí)間常數(shù)，fu是運(yùn)放的單位增益帶寬。閉環(huán)系統(tǒng)需在建立時(shí)間ts內(nèi)達(dá)到0.5LSB的精度。為了滿足流水線ADC 100MPS采樣速率，建立時(shí)間取3.5ns，那么由（5）式可知?jiǎng)t運(yùn)放的單位增益帶寬需滿足fu需大于950MHz。

此外，采樣保持電路的采樣開(kāi)關(guān)通過(guò)采樣電容產(chǎn)生KT/C噪聲，會(huì)影響流水線ADC的精度，綜合考慮流水線ADC的精度、功耗以及具體工藝實(shí)現(xiàn)，本文取采樣電容為5pF。

2 運(yùn)放設(shè)計(jì)

2.1 主體運(yùn)放

本文采保電路的主體運(yùn)放采用兩級(jí)結(jié)構(gòu)，第一級(jí)采用套筒式共源共柵結(jié)構(gòu)以獲得高增益，第二級(jí)采用共源級(jí)結(jié)構(gòu)以獲得高輸出擺幅。為了進(jìn)一步提高增益，在第一級(jí)中采用增益自舉電路。主體運(yùn)放結(jié)構(gòu)如圖2所示。

為了獲得高增益，運(yùn)放通常采用套筒式或者折疊式結(jié)構(gòu)。套筒式結(jié)構(gòu)相對(duì)于折疊式結(jié)構(gòu)而言，能夠獲得更高的增益，更快的速度，更高的電源噪聲抑制能力，以及更小的功耗。因此本文運(yùn)放第一級(jí)采用套筒式共源共柵結(jié)構(gòu)，如圖2所示。

其中，M1、M2是第一級(jí)運(yùn)放的差分輸入對(duì)管，M5、M6為共源共柵管，M7～M10是共源共柵結(jié)構(gòu)的PMOS電流源負(fù)載。

由于共模反饋環(huán)路的速度會(huì)影響運(yùn)放差動(dòng)輸出的穩(wěn)定，因此將差動(dòng)對(duì)的尾電流源管分為二個(gè)并聯(lián)器件：一個(gè)偏置在固定的電流，另一個(gè)由共模負(fù)反饋電路控制，如圖2所示，M3提供I1/5的固定偏置電流，而其余4I1/5由共模反饋電壓Vcmfb1提供并控制M4柵極。

運(yùn)放的第二級(jí)采用普通共源級(jí)結(jié)構(gòu)以獲得高輸出擺幅，M11、M12是第二級(jí)的差分輸入對(duì)管，M14、M15為電流源負(fù)載，其偏置電壓由共模反饋電路產(chǎn)生的反饋電壓Vcmfb2提供。

由于運(yùn)放通常應(yīng)用在閉環(huán)系統(tǒng)中，因此其頻率穩(wěn)定性是必須要考慮的問(wèn)題。本文采用密勒頻率補(bǔ)償結(jié)構(gòu)，如圖2所示，使運(yùn)放的主極點(diǎn)離原點(diǎn)更近，而將次主極點(diǎn)向遠(yuǎn)離原點(diǎn)的方向移動(dòng)，并增加調(diào)零電阻以消除次主極點(diǎn)，從而獲得較高的相位裕度和系統(tǒng)穩(wěn)定性。

圖2 采樣保持電路主體運(yùn)放結(jié)構(gòu)

2.2 增益自舉電路

為了進(jìn)一步提高運(yùn)放增益，本文在兩級(jí)運(yùn)放的第一級(jí)中加入增益自舉電路以獲得更高增益，所設(shè)計(jì)的N_Gainboost、P_ Gainboost電路如圖3所示。為了降低增益自舉電路對(duì)輸出擺幅的影響，N_Gainboost電路輸入對(duì)管采用“自然NMOS”管，其閾值電壓近似為零，因此對(duì)輸出擺幅的影響很小；而P_Gainboost電路輸入管采用NMOS管，不會(huì)對(duì)輸出擺幅造成影響。

N_Gainboost電路通過(guò)負(fù)反饋使主體運(yùn)放的共源共柵管M5、M6的柵源電壓相對(duì)恒定，從而使其跨導(dǎo)由gm提高到（ANG+1）gm，則運(yùn)放的輸出電阻相應(yīng)提高（ANG+1）倍，其中ANG為N_Gainboost電路的增益。P_Gainboost電路工作原理類似。

增益自舉電路會(huì)給主體運(yùn)放引入一個(gè)零極點(diǎn)對(duì)[9]，需設(shè)計(jì)其單位增益帶寬ωGBW_main<ωGBW_boost<ωp2，其中ωGBW_main是主運(yùn)放的單位增益帶寬，ωGBW_boost是增益自舉電路的單位增益帶寬，ωp2是主運(yùn)放的次主極點(diǎn)，這樣則可以保證增益自舉電路的零極點(diǎn)對(duì)不會(huì)對(duì)主運(yùn)放的速度造成影響，同時(shí)滿足系統(tǒng)的穩(wěn)定性要求。

本文設(shè)計(jì)的第一級(jí)運(yùn)放的增益為：

式中，ANG、APG分別為增益自舉電路N_Gainboost、P_Gainboost的增益。

第二級(jí)運(yùn)放的增益為：

因此整個(gè)運(yùn)放的增益為：

本文設(shè)計(jì)的采樣保持電路用于14位100MSPS ADC中，運(yùn)放的直流增益需大于100dB。主體運(yùn)放兩級(jí)結(jié)構(gòu)的增益設(shè)計(jì)約為80dB，因而增益自舉電路的直流增益設(shè)計(jì)需大于20dB。

圖3 增益自舉電路

3 帶襯底電壓調(diào)整的柵壓自舉開(kāi)關(guān)

采保電路采樣開(kāi)關(guān)的性能直接影響采保電路的性能。首先，采樣開(kāi)關(guān)和采樣電容的RC時(shí)間常數(shù)決定信號(hào)的建立時(shí)間，從而影響輸入信號(hào)帶寬。其次，采樣開(kāi)關(guān)的導(dǎo)通電阻會(huì)隨著輸入信號(hào)的變化而變化，從而對(duì)采樣信號(hào)引入非線性失真，從而影響采保電路的精度[10]。

本文采用改進(jìn)的帶襯底電壓調(diào)整的柵壓自舉開(kāi)關(guān)電路，如圖4所示。圖中，M7為采樣開(kāi)關(guān)管。當(dāng)采樣保持電路處于保持相時(shí)，時(shí)鐘信號(hào)CLK為高電平，此時(shí)VY2約為2VDD，M3、M4導(dǎo)通，電源對(duì)電容C3充電，M5截止，M10、M12導(dǎo)通，將采樣開(kāi)關(guān)管M7的柵極拉到低電平，因而開(kāi)關(guān)管M7截止，M9導(dǎo)通，此時(shí)M7的襯底接地，使開(kāi)關(guān)管可靠關(guān)斷。

圖4 帶襯底電壓調(diào)整的柵壓自舉開(kāi)關(guān)

當(dāng)采樣保持電路處于采樣相時(shí)，CLK為低電平，M3、M4截止，M5導(dǎo)通，M6、M7導(dǎo)通，此時(shí)VZ1≈Vin，由于C3的電壓不能跳變，因此VZ2≈Vin+VDD，即此時(shí)開(kāi)關(guān)管M7的柵壓約為Vin+VDD，而M7源極電壓為Vin，因此M7的柵源電壓約為VDD，從而提高開(kāi)關(guān)管的柵源電壓，減小其導(dǎo)通電阻，增加輸入信號(hào)帶寬，同時(shí)柵源電壓的恒定減小了導(dǎo)通電阻的非線性，從而減小了諧波失真。

此外，M8導(dǎo)通，開(kāi)關(guān)管M7的襯底和源極之間的電壓VSB近似為零，消除了閾值電壓隨輸入信號(hào)的變化而變化，減小了導(dǎo)通電阻的非線性，提高采樣保持電路的線性度和精度。

4 仿真結(jié)果

本文基于SMIC 0.18um CMOS工藝，利用Cadence Spectre軟件對(duì)設(shè)計(jì)的采樣保持電路進(jìn)行仿真。圖5是采樣保持電路整體運(yùn)放環(huán)路增益的幅相頻率響應(yīng)仿真結(jié)果，可以看出運(yùn)放的環(huán)路增益為102.7dB，單位增益帶寬為1.125GHz，相位裕度為72°，滿足設(shè)計(jì)指標(biāo)要求并留有足夠余量。

圖5 采樣保持電路運(yùn)放的環(huán)路增益幅相頻率響應(yīng)

表1 是增益自舉電路N_Gainboost、P_ Gainboost的仿真結(jié)果，結(jié)果表明，增益自舉電路在不損失電壓余度的情況下極大提高了運(yùn)放的增益。

表1 增益自舉電路仿真結(jié)果

圖6是輸入信號(hào)頻率為20MHz，采樣頻率為100MHz時(shí)，柵壓自舉開(kāi)關(guān)的采樣開(kāi)關(guān)管M7的柵源電壓仿真，可以看出，采樣開(kāi)關(guān)管的柵源電壓接近電源電壓且保持恒定，因此不僅減小了導(dǎo)通電阻而且減小其非線性。

圖6 柵壓自舉開(kāi)關(guān)的采樣開(kāi)關(guān)管柵源電壓

圖7是柵壓自舉開(kāi)關(guān)輸入輸出的仿真結(jié)果，可以看出，輸出可以很好地跟蹤輸入信號(hào)，采樣保持電路的線性度高。

圖7 柵壓自舉開(kāi)關(guān)輸入輸出仿真

圖8是采樣保持電路的建立時(shí)間、建立精度仿真結(jié)果，結(jié)果表明，建立時(shí)間為3.606ns，精度達(dá)0.004%，滿足14位100MSPS流水線ADC速度和精度的要求。

圖8 采樣保持電路建立時(shí)間、建立精度仿真

在共模電平為1V，輸入信號(hào)幅值為2VP-P，頻率為47.66MHz，采樣頻率為100MSPS時(shí)，對(duì)采樣保持電路做瞬態(tài)仿真，并對(duì)其輸出進(jìn)行DFT頻譜分析，DFT分析結(jié)果表明，本文設(shè)計(jì)的采樣保持電路有效位數(shù)17.2bit，無(wú)雜散動(dòng)態(tài)范圍108.5dB，具有高精度、高線性度、高速的特點(diǎn)。

5 結(jié)語(yǔ)

本文實(shí)現(xiàn)了一種高速、高精度、高線性度的采樣保持電路。該電路采用全差分結(jié)構(gòu)，以及下極板采樣技術(shù)來(lái)減小溝道電荷注入效應(yīng)和時(shí)鐘饋通所帶來(lái)的誤差，并采用改進(jìn)的帶襯底電壓調(diào)整的柵壓自舉開(kāi)關(guān)，有效減小了導(dǎo)通電阻，增加了輸入信號(hào)帶寬，通過(guò)使采樣開(kāi)關(guān)管的柵源電壓恒定，以及襯底電壓的調(diào)整，減小了采樣開(kāi)關(guān)的非線性，從而使采樣保持電路達(dá)到高速、高精度和高線性度。基于SMIC 0.18um CMOS工藝的仿真結(jié)果表明，當(dāng)采樣頻率為100MSPS，輸入信號(hào)頻率為47.66MHz，采樣保持電路的建立時(shí)間為3.606ns，建立精度達(dá)0.004%，有效位數(shù)為17.2bit，無(wú)雜散動(dòng)態(tài)范圍達(dá)108.5dB，可以應(yīng)用于14位100MSPS的高性能流水線ADC中。

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A high-performance sample-and-hold circuit used in pipelined ADC

Luo Bin1He Qingling2
Anhui Science and Technology Museum, 230088, China

TN432

A

10.3969/j.issn.1001-8972.2012.19.036

AbstractA high-speed, high-precision and high-linearity sample-and-hold circuit is designed in SMIC 0.18um CMOS technology.It adopted a high-gain, high-bandwidth fully differential OP-Amp with gain bootstrap circuit, and an improved gatevoltage bootstrap switch with substrate voltage adjustment, effectively increase the bandwidth of the input signal and decrease the nonlinearity of the sample-and-hold circuit.The simulation results show that when the amplitude of the input signal is 2VP-P, at the same time the frequency is 47.66MHz and the sampling frequency of 100MSPS, the setup time of the sample-andhold circuit is 3.606ns, and the setup accuracy reaches 0.0004%.The ENOB of it is 17.2bit, and the spurious-free dynamic range reaches 108.47dB.

Keywordssample-and-hold circuit;pipelined ADC;fully differential OP-Amp;gain bootstrap circuit;gatevoltage bootstrap switch