雷達干擾訓練器噪聲干擾源的設計

王 琪 鄒向陽 胡巍彪

(桂林電子科技大學電子工程與自動化學院1，廣西 桂林 541004;桂林空軍學院警衛指揮系2，廣西 桂林 541003)

0 引言

隨著數字電子技術的發展，數字噪聲發生器越來越受到人們的重視。數字隨機噪聲通過隨機數表達，由于控制器和存儲器的精度有限，現有的隨機數產生算法均為偽隨機數產生算法[1－2]。近年來，混沌序列越來越受到重視，其具有非線性、遍歷性、初值敏感性、類噪聲性等特點[3]，可以實現噪聲遮蔽式干擾的目的。因此，混沌序列在電子對抗領域有很大的發展空間。同時，直接數字頻率合成(direct digital synthesizer，DDS)技術也越來越成熟，精度也越來越高，在雷達噪聲瞄準方面也有用武之地。

1 系統設計方案

基于混沌偽隨機數疊加DDS數字信號的高精度數字式噪聲發生器原理如圖1所示。

在FPGA中，首先采用VHDL語言結合原理圖產生混沌序列，通過高斯映射法將其映射為高斯分布的偽隨機噪聲，同時在FPGA中完成DDS算法;然后，通過查表，產生DDS高精度數字序列，并與偽隨機數字噪聲進行疊加合成，得到復雜噪聲序列;最后，將得到的數字序列分別通過高速D/A轉換器、低通濾波器和運算放大器轉換為所需要的某型號雷達噪聲干擾信號。

圖1 基于FPGA的數字噪聲發生器原理圖Fig.1 Principle of the digital noise generator based on FPGA

2 混沌偽隨機模塊

2.1 混沌偽隨機序列的分析

混沌是自然界中非線性確定系統的一種內在隨機過程的表現[4]。混沌系統對初始條件及其參數很敏感，它能夠產生大量非相關的、類噪聲、可再生的混沌信號，而且它們具有寬譜特征，在時域上存在類似噪聲的隨機行為，從而彌補了傳統偽碼序列數量少的缺憾。

改進型Logistic映射的遞推公式[5]、概率密度函數分別為：

由改進型Logistic混沌映射得到的混沌序列服從同一分布，且該序列對初始條件特別敏感。兩個不同初值的混沌系統，經過相同迭代次數得到的兩個序列，可以認為是相互獨立的，其互相關函數為0。

自相關函數：

互相關函數：

由此可知，改進型Logistic映射產生的混沌序列均值為0。該序列具有理想自相關和互不相關特性，非常適合用作數字隨機噪聲模型。

2.2 混沌偽隨機序列的轉換

通過映射函數法，將混沌偽隨機序列的均勻白噪聲快速轉化為高斯白噪聲，具體算法如下。

設X服從均勻分布，Y服從高斯分布且其概率密度函數為f(y)。首先將隨機變量Y進行均勻離散化，得到離散序列{yi|i=1，2，…，N}，取各離散點的概率為Pi，對應的函數值為f(yi)，將每個f(yi)映射到均勻分布的隨機變量 X的某一區間上[xi，xi+1]，滿足‖xi+1－xi‖=f(yi)，也就是xi落入與 Pi對應的區間時，即實現了均勻分布隨機變量X到高斯分布隨機變量Y之間的映射函數關系。這樣就可以得到一個映射表。根據映射函數曲線建立均勻分布到高斯分布的映射表，以均勻隨機數為地址查找映射表，可得到高斯分布白噪聲，實現了混沌偽隨機序列轉化。

混沌映射法產生的偽隨機噪聲理論上周期應該為無限長，但在實際計算中，存在有限精度效應、硬件位數的限制和運算速度的要求。因此，混沌序列在迭代過程中必須退化為周期序列，精度越高、周期越長。當精度達到32位時，序列已經很好地滿足了要求。為了獲得周期足夠長的序列，可用不同的初始值分別對Logistic映射進行迭代。

3 DDS模塊

3.1 DDS 原理

隨著數字集成電路和微電子技術的發展，直接數字頻率合成(DDS)技術逐漸體現出其相對帶寬寬、頻率轉換時間短、頻率分辨率高、輸出相位連續、可編程及全數字化結構等優點[6]。

DDS原理框圖如圖2所示，它包含相位累加器、波形存儲器、數模轉換器、低通濾波器和參考頻率源五部分[7]。

圖2 DDS原理框圖Fig.2 Principle of DDS

3.2 DDS累加器的設計

累加器是DDS設計的核心，它決定了DDS的精度[8]。為了提高運算速度和精度，對累加器的設計采用了流水線技術，即把一個位數很長的加法拆分成N個位數較短的加法，在N個時鐘周期內完成運算[9](N為流水線的級數)。采用流水線結構以后，加法器的字長變短。

對于FPGA來說，加法器字長變短對工作頻率的提高非常有效。當然，流水線結構的使用并不能無限制地提高電路的工作速度。隨著流水線級數的提高，電路會變得非常的復雜，當電路的復雜度達到一定程度時，將造成工作性能的下降。這樣流水線結構就不再具有提高電路工作頻率的作用，運算速度也沒有提升。本系統采用了八級流水線結構，明顯提高了運算速度和精度，達到了系統要求。

3.3 ROM表的優化處理

ROM表的采樣點數決定了輸出信號的精度[10]，但如果ROM表太大，就會占用設計中大量有限的硬件資源。設計中利用標準對稱性，對 ROM表進行了優化處理，具體方法如下。

簡單來說，DDS根據奈奎斯特采樣定理，從連續信號的相位出發，對一個正弦信號進行采樣、量化、編碼，最后形成一個正弦函數表，并存儲在查詢表ROM中。當每一個參考時鐘脈沖fc輸入時，相位累加器進行計數，相位的增量值由頻率控制字K決定。累加器產生線性增加的階梯信號，然后對ROM尋址，最后將尋址得到的波形數據值，經過轉換處理后，得到正弦波信號。

DDS輸出信號的頻率與時鐘頻率fc以及頻率控制字K、累加器位數N之間的關系為：

存放在ROM中的波形數據并不是一個完整的周期，而是只存放1/4個周期的波形。以正弦波為例，因為正弦波的正半周和負半周正好相反，而第一象限和第二象限幅度對應相同，第三象限和第四象限波形對應幅度也相同，所以只需利用[0，p/2]上的采樣點，便可模擬出整個[0，2p]的正弦函數。

存儲數據必須含有象限信息，而相位碼的前兩位就是象限信息：①“00”為第Ⅰ象限;②“01”為第Ⅱ象限;③“10”為第Ⅲ象限;④“11”為第Ⅳ象限。相位碼的第一位包含了正負極性標志，“0”為正極性，“1”為負極性。

4 硬件選擇與分析

FPGA采用Cyclone II EP2C8Q208芯片。其等效門數為42萬門，內嵌乘法器時鐘采用50 MHz有源晶振，通過EP2C8內部鎖相回路(phase locked loop，PLL)，將50 MHz三倍頻到150 MHz作為系統全局時鐘。混沌偽隨機模塊、DDS模塊疊加合成在FPGA內完成。

為了提高量化精度，必須增加D/A轉換的位數。同時，為了提高帶寬和轉換速率，必須加快D/A轉換的采樣速率，所以本文選用 Analog Device公司的AD9752D/A作為D/A器件。該芯片是單電源供電的低功耗電流輸出型的12位并行高速數模轉換器，支持速率高達125 MS/s，建立時間不大于35 ns，能夠滿足系統對D/A的要求。

5 結束語

系統設計完成后，根據設計要求，分別對系統混沌噪聲信號、DDS信號、DDS疊加噪聲信號以及幅度調節等功能進行了測試。試驗結果表明，波形顯示正常，無明顯失真，輸出幅值誤差在1%以內。

測試結果表明，該噪聲發生器產生的復雜數字噪聲對雷達具有很好的干擾作用。

[1]陳邦媛.射頻通信電路[M].北京：科學出版社，2002.

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[6]霍志勇.基于DDS的雷達掃頻信號產生系統研究[D].西安：西安電子科技大學，2005.

[7]周紅艷.一種基于 DDS的函數發生器[J].機電工程，2011，28(1)：83 －86.

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[9]王元華.基于DDS技術的虛擬式任意波形發生器研究[D].濟南：山東大學，2007.

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