一種基于傳輸觸發架構的中值濾波處理器

白松輝，史再峰，郭 煒，魏繼增

(1.天津大學計算機科學與技術學院，天津 300072;2.天津大學電子信息工程學院，天津， 300072)

1 引言

圖像在生成和傳輸過程中，容易產生脈沖噪聲，使圖像質量降低，進而影響后續處理的效果［1］。因此需要對圖像進行一些圖像濾波、圖像增強等預處理，以此來提高圖像的質量。中值濾波法是一種非線性空間濾波平滑技術，既可以消除隨機噪聲和脈沖干擾又可以很大程度的保留圖像的邊緣信息。在嵌入式圖像處理系統中，實時性需求一直是一個很大的瓶頸。傳統的MCU 無法進行大批量數據的實時處理，DSP 雖然具有指令流水和很高的速度，但其仍是串行執行指令來進行運算，處理速度依然很受限制［2］。該處理器是在基于一種可配置傳輸觸發架構(Transport Triggered Architecture，TTA)處理器的基礎上設計的中值濾波器專門處理器，使中值濾波速度得到了大幅度地改善。

2 TTA 架構及中值濾波算法

2.1 圖像處理中的自適應中值濾波

中值濾波是一種能有效抑制噪聲的非線性信號處理技術，其原理是把數字圖像中一點的值用該點鄰域中各點值的中值代替，讓各個像素點的值接近真實值，消除孤立的噪聲點。對于椒鹽噪聲來說，由于模板的中值很大程度上不會是噪聲，因此中值濾波能很好地消除它。二維圖像某像素點的中值濾波，先要確定鄰域窗口的大小，鄰域窗口一般為奇數方形窗口，如3*3 窗口、5*5 窗口等。然后對窗口中的像素灰度值進行排序，找出其中值，用該中值取代原像素點的值。

中值濾波算法對每一個像素點都會用鄰域排序后的中值來替換，即使不是噪聲點也同樣處理，導致正確的像素點也被替換，使處理后的圖像模糊［4］。這里采用一種算法只對噪聲點進行處理，而不對正確的點進行處理，這樣還可以節省時間［3］。首先選擇一個點A 和其周圍的四個點:從中選出最大值Amax 和最小值Amin，如果Amax－A 或A－Amin 大于一定值，則認為此處為噪聲點，將其替換，否則認為是正確的點，不對其進行處理。驗證表明這樣去噪聲后能夠得到更好的圖像效果。

2.2 TTA 架構

傳輸觸發體系結構是傳統超長指令字體系結構的超集，超長指令字架構處理器屬于操作觸發體系結構，即通過對指令的譯碼獲取操作類型，然后觸發數據傳輸完成相應計算。而TTA是通過將數據傳輸到相關計算部件來觸發相應的運算。它不同于VLIW 在一條指令中打包多個操作，TTA 則是在一條指令中打包多個數據傳輸［5］。其指令格式為每條指令包含n個Slot，n 由所設計處理器的總線條數決定，可以使指令達到高度并行。每個Slot 由Source 和Destination 兩段組成，即操作數的來源和傳送到的目的地地址。Source 中的最高位決定數據來源是立即數或寄存器的地址。這樣所有的操作都由數據傳輸來觸發完成，功能單元運算出來的結果放在功能單元的結果寄存器，可以通過總線傳輸到需要的功能單元或寄存器。

一個典型的TTA 操作和傳輸架構處理器，整體架構由控制單元、各種不同的功能單元、通用寄存器堆和各種互連網絡組成。設計者可以根據計算任務任意的增加、減少不同的功能單元或寄存器來調整處理器計算能力;根據各模塊之間的連接改變總線寬度、數目。因為這種靈活性，使其非常適合作為協處理器配合功能強大的通用處理器完成計算數據密集型的任務［5］。

2.3 基于TTA 架構的圖像中值濾波

在圖像中值濾波過程中，算法核心在于排序。但是并不需要把9個數全部排序，只需要找到中值。傳統的排序算法要完成此項任務需要30 次排序運算，這里選擇一種快速找中值的方法，可以使排序次數降到最低13 次即可完成。首先按行進行排序，得到結果后再從3個最大值之中求最小值，從3個中值中求中間值，3個最小值之中求最大值。這樣3個中間值中的最大值一定大于5個數值，即本行最小值，其他兩行的中值及最小值。同理3個中間值中的最小值也至少小于5個數。故此可以只比較3個最大值中的最小值，3個中間值的中間值和3個最小值之中的最大值，即得到所求的中間值。如圖1 所示。

圖1 排序算法

根據排序算法設計專門的排序功能單元，首先分別對每行的三個數進行排序，這里設計的排序功能單元每個周期完成對三個數的排序。行排序完成后，還要完成對最大列選出最小值、中間列選出中間值和最小列選出最大值，繼續使用排序功能單元來完成此操作，再在排序完成后有選擇的將結果放到內部數據總線上，最后從得到的三個數中選出中間值。整個算法都是三個數的排序操作，算法的工整性使得排序功能單元最大程度地發揮其性能。

3 基于TTA 架構的中值濾波實現

3.1 中值濾波處理器架構

嵌入式系統對處理器功耗和成本要求苛刻，設計處理器時不僅要有較高的處理性能以完成運算任務，還要盡量減小面積、功耗和成本。所以必須合理設計功能單元、通用寄存器數目和總線條數。中值濾波處理器內部總體結構如圖2 所示，由主處理器與中值濾波處理器接口模塊、控制模塊、各種功能單元模塊、指令存儲單元、數據存儲單元模塊組成。中值濾波處理器的功能模塊主要包括循環控制單元、數據存儲單元、排序功能單元和帶加減功能的ALU組成。循環控制單元主要控制循環次數，自動完成整幅圖像的濾波;帶加減功能的ALU 模塊用來計算存取數據時的地址偏移量。

圖2 基于TTA的中值濾波處理器架構

中值濾波處理器內部采用四條總線的結構。在中值濾波數據處理時，需要將相應的數據從存儲器中取出，再將數據送到相應的功能模塊或寄存器中。四條總線就可以保證在取數據的同時使帶加減功能的ALU 可以同時計算出下次要取數據的偏移地址，使得取數操作和計算偏移地址最就可以并行執行;或排序功能模塊的排序操作和取數據同步進行，使各模塊達到最佳的并行效果。

3.2 排序功能模塊

在圖像中值濾波運算中，核心算法是排序。如果用常規的指令來實現排序算法，首先要用比較單元來比較兩個數的大小，然后用條件判斷指令來決定程序是否跳轉，之后再完成數據的交換。不僅用到的指令多，而且條件判斷指令往往需要幾個周期的延遲，導致排序花費很長的時間。

為了對排序程序加速運算，這里在中值濾波處理器中定制相應的排序功能單元。該功能單元不需要使用比較、條件判斷等指令。這樣將大大精簡排序程序的代碼量，提高排序運算的執行速度。當這三個數到達排序功能單元，其中一個數觸發排序功能單元進行排序，下個周期便可得到排序結果。

在圖像中值濾波運算中，核心算法是排序。為了提高排序速度，這里首先對a、b 排序，大數用max［a、b］表示，小數用min［a、b］表示。然后再分別用max［a、b］、min［a、b］來和c 比較大小，如果c 大于max［a、b］，則表明c為最大值，max［a、b］為中間值;如果c 小于min［a、b］，則表明c為最小值，min［a、b］為中間值;否則，max［a、b］為最大值，c為中間值，min［a、b］為最小值。第二次比較產生的兩個選擇信號來決定三個數的最終順序。這種排序就使得排序周期縮短了一個兩數比較大小的時間。

3.3 數據存取單元

每幅圖像都可以看成是一個二維矩陣的像素值，運算時用行坐標和列坐標來索引到具體某個像素值。例如寬度為m的二維矩陣P，坐標點(x，y)的值為P［x］［y］，通過x、y 和矩陣P的首地址計算得到存放地址，存放地址為:

每次尋址需要一次乘法和兩次加法操作，為了加快圖像的尋址，中值濾波處理器中定制一個具有二維尋址功能的存取功能單元，在存取功能單元中內置一個乘法器和兩個加法器，只要往該功能單元傳輸P 基址、x 和y 就可直接得到P［x］［y］的地址，不再需要調用加法單元和乘法單元的指令，節省了尋址時間。

圖3 數據存取模塊

訪問數據存儲器時，有讀和寫兩種操作，即取數操作和存數操作，各有兩種尋址方式，直接尋址和偏移尋址，組合起來便有四種觸發方式，這里用觸發寄存器控制存取方式及尋址方式，如圖3 所示。直接尋址時，只需給出P 地址即可;在偏移尋址中，則通過P 基址和偏址x、m*y相加作為地址來訪問存儲器，這樣的設計使得二維查找數據快速、方便。取數時，數據存儲器首先需要一個周期的讀操作，到輸出到數據線之間還有一級寄存器，因此讀數據需要兩個周期的延時;存數據時，只需把數據寫到存儲器中，所以可以連續存數，可以認為沒有延時。

4 實驗結果及分析

在系統驗證中，首先對各個模塊及該處理器的RTL 代碼用Modelsim 6.5 SE 軟件進行仿真驗證，然后選用蘇州國芯公司的C*Core C310 微處理器作為主處理器，以設計的專用中值濾波處理器作為從處理器搭建一個圖像處理SoC 硬件驗證平臺，并基于Xilinx FPGA XC4VLX100－FF1148 芯片進行了實現，圖像處理的結果最終在QVGA 屏幕上顯示輸出。

驗證時對一幅320*240的24 位RGB 真彩色圖片進行中值濾波，原圖中(圖4 左)人為加入了10%的椒鹽噪聲，對其進行中值濾波后，有噪聲的點用相應的中值替換，消除了椒鹽噪聲的影響，使圖像變得清晰，處理效果如圖4 右所示，實際硬件顯示圖像結果與仿真圖像相同。

圖4 含有噪聲的圖片和中值濾波后的效果

本處理器和通用微處理器C*Core C310、ARM926EJ 進行比較。單從數據的排序功能來看，例如實現200個數據的排序，本處理器只需120396個Cycle，而C*Core C310 則需要519834個Cycle，ARM926EJ 則需要347345個Cycle，結果說明設計的中值濾波處理器比通用處理器性能要高很多。用三個處理器分別對不同數量的數據進行排序的時間統計，中值濾波時對RGB 三個分量分別以相同的方法做處理，對RGB 中一個分量進行中值濾波的時間統計見表1 所示。

表1 排序時間統計

5 結束語

通過對中值濾波算法的研究，提出了一種可配置處理器為協處理器的硬件架構。設計專門的排序功能單元，使得在排序過程中減少了比較和跳轉指令的使用。尋址方式采用二維尋址減少了加法和乘法指令的使用。在進行中值濾波時，處理器有選擇的處理圖像，只去除噪聲點，使得圖像的處理效果更加真實。用可配置處理器TTA 架構設計的SoC，由于其可編程性和可配置性，及其可配置的靈活性，使得任務能夠高效的完成。但還有幾個方面值得完善和深入研究，可配置處理器還存在很大的擴展空間。相信未來的SOC 設計中會用到更多的協處理器，以更加靈活的支持各種新的應用。

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