CMOS工藝多功能數字芯片的輸出緩沖電路設計

周子昂，姚 遙，徐 坤，張利紅

（周口師范學院 物理與電子工程系，河南 周口 466001）

近年來，CMOS集成電路產業高速發展，在各種消費類電子、家電和汽車產品中越來越多應用到CMOS芯片，但是在電子產品系統的設計過程中，隨著CMOS工藝尺寸越來越小，單位面積上集成的晶體管越來越多，極大地降低了芯片的成本，提高了芯片的運算速度。但是，隨著工藝的進步和尺寸的減小、芯片集成度的提高、多芯片模塊的出現和數據寬度的增加，芯片外部接口上、模塊內芯片間的接口和芯片內的總線與時鐘樹的大電容驅動問題問題變得日益嚴峻，同時，它還隨著日益顯著的互聯線RLC效應而變得越來越復雜。這個問題引起了緩沖器插入技術和比例緩沖器的大量研究。

對于一個CMOS集成電路芯片來說，對于接到片外的最終輸出級電路，需要驅動包括壓點、封裝管殼以及印刷電路板的寄生電容，這些電容的總和可能達到幾十pF甚至上百pF。當一個電路的輸出要驅動一個很大的負載電容時，為了保證電路的工作速度，必須使輸出級能提供足夠大的驅動電流。在一定工藝條件下，要增大驅動電流必須增大MOS管的寬長比，然而輸出級MOS管的尺寸增大，又將使前一級電路的負載電容增大，使前一級的延遲時間加長。因此，在驅動很大的負載電容時（不僅針對連接片外的輸出級，也包括扇出很大的電路，如時鐘發生器電路等），需要一個設計合理的輸出緩沖器，緩沖器要能提供所需要的驅動電流，同時又要使緩沖器的總延遲時間最小。在CMOS集成電路中，一般是用多級反相器構成的反相器鏈做輸出緩沖器。這就是緩沖器插入技術和比例緩沖器的設計問題。

筆者首先介紹等比緩沖器的設計原理，最后基于CSMC 2P2M 0.6 μm CMOS工藝，針對各種緩沖器鏈的速度和面積優化情況，提出了一種優化的輸出緩沖電路的設計，并應用在一款多功能數字芯片上參與MPW計劃流片。仿真和流片測試表明，本設計的輸出緩沖電路具有占用面積小、功耗低傳輸延遲小等優點。

1 等比緩沖器鏈的設計

1.1 設計原理和優化比例因子

比例緩沖器的兩種基本類型是等比和變比緩沖器[1]。Lin在文獻中第一次提出了等比緩沖器[2]，其各級反相器與第一級的大小成式（1）中的比例關系。Jaeger在進一步的研究中得出了經典的等比因子[3]，其他一些研究者進一步在最優等比因子中考慮了分開的柵漏電容負載和短路等效電容[4-6]。Vemurut討論了變比緩沖器，其各級的比例關系如式（2）所示。

所謂等比緩沖器鏈，就是使反相器鏈逐級增大相同的比例，這樣每級反相器有近似相同的延遲時間，對減小緩沖器的總延遲時間有利。模擬表明，當反相器輸入波形的上升、下降時間與輸出波形的上升下降時間基本相等時，反相器的充放電電流為一個三角形波形，電流的峰值就是MOS管的最大飽和電流。如果輸入波形的上升、下降時間比輸出波形的大，則電流峰值下降，也就是說這種情況下沒有發揮出MOS管的最大驅動能力。如果輸入波形的上升、下降時間比輸出波形的小，則充放電電流波形從三角形變為梯形，這說明充放電時間加長[7]。

考慮一個逐級增大的S倍的反相器鏈，如圖1所示。

圖1 輸出緩沖器鏈Fig.1 Output buffer chain

以第一級反相器尺寸為單位1，則第二級反相器中NMOS和PMOS的寬度都比第一級增大S倍，第三級比第一級增大S2倍，如此類推，第N級反相器比第一級增大SN-1倍。如果忽略連線寄生電容和各個節點的PN結電容，則圖1的反相器鏈中有：

這里把CL看作依次增大尺寸的第N+1級反相器的輸入電容，因此有：

如果一個反相器驅動一個和它相同的反相器的延遲時間為tp0，則上述反相器鏈中每級的延遲時間均為Stp0，則總的延遲時間tp為：

由式（3）可知：

把式（5）代入式（4）得：

如果知道了tp0和Cin以及最終要驅動的負載電容CL，則可以找到一個合適的N值，使輸出緩沖器總的延遲時間tp最小。可以得到：

把式（7）代入式（5），可得到優化的比例因子：

這就是說，如果要使尺寸較小的電路（Cin很小）驅動一個很大的負載電容CL，必須通過一個緩沖器，理想情況下，緩沖器由N級逐級增大e倍的反相器鏈組成，這樣可以使總延遲時間最小。

1.2 缺 點

上述設計規則僅僅是從速度優化方面考慮。在驅動很大的負載電容時，為了減小延遲時間，緩沖器中反相器的級數就越多，這將使總面積很大，而且也將增大緩沖器的功耗。在實際設計中應在滿足設計速度的前提下，盡量減少反相器鏈的級數，適當增大比例因子S，這樣可以使總面積和總功耗減少。

很多情況下往往對最終輸出級的上升、下降時間有一定的要求。在這種情況下應根據給定的上升、下降時間要求和實際負載電容，設計出最終輸出級反相器的尺寸，再綜合考慮速度，面積和功耗等因素設計緩沖器的前幾級電路[8]。

2 不同的輸出緩沖器設計方案的比較

在一款多功能數字芯片的設計時考慮到芯片的驅動能力和所采用的0.6 μm的CMOS工藝，最終級反向器的尺寸為：PMOS 管為 W=540 μm，L=0.6 μm，NMOS 管為 W=216 μm，L=0.6 μm。第一級為芯片內部電路尺寸，PMOS管為W=20 μm，L=0.6 μm，NMOS 管為 W=8 μm，L=0.6 μm。 由以上分析可以知道，當輸出反向器鏈采用不同的級數時，芯片的上升時間、下降時間和延遲時間是不同的，而且采用不同的級數時芯片所占用的面積也是不同的，下邊我們通過三種不同的反相器鏈設計方式來對比，從中選出最合適的輸出緩沖器鏈的設計方式。則輸出緩沖器器鏈的設計為：

1）把輸出緩沖器設計為第一種三級反相器鏈，如圖2所示。

圖2 三級輸出緩沖器鏈Fig.2 Level three of output buffer chain

圖2中各個PMOS管和NMOS管的尺寸分別為（取S=3）：

通過HSPICE仿真軟件，在0.6 μm CSMC 2P2M CMOS工藝庫下的仿真結果（負載為100 pF電容，1 kΩ電阻）如圖3（a）（b）（c）（d）所示。 主要考慮仿真結果中的輸出反向器鏈的上升時間tr、下降時間tf、上升延遲和下降延遲td。

圖3 三級反相器鏈仿真波形Fig.3 Level three of inverter chain simulation waveform

由圖 3 （a）（b）（c）（d）可知，在輸出緩沖器設計為三級反相器鏈的情況下，緩沖器的上升時間tr=17.6 ns，tf=16 ns，td=15.84 ns。

2）把輸出緩沖器設計為五級反相器鏈，如圖4所示。

圖4 五級輸出緩沖器鏈Fig.4 Level five of output buffer chain

圖4中各個PMOS管和NMOS管的尺寸分別為（取S=2.72）。

則同樣通過HSPICE仿真軟件，在0.6 μm CSMC 2P2M CMOS工藝庫下的仿真結果為（負載為100 pF電容，1 kΩ電阻）。 如圖 5（a）（b）（c）（d）所示，主要考慮仿真結果中的輸出反向器鏈的上升時間tr、下降時間tf、上升延遲和下降延遲td。

圖5 五級反相器鏈仿真波形Fig.5 Level five of inverter chain Simulation waveform

由圖 5（a）（b）（c）（d）可知，在輸出緩沖器設計為三級反相器鏈的情況下，緩沖器的上升時間tr=17.3ns，tf=15.8 ns，td=16.09 ns。

3 本設計輸出緩沖器的設計

由以上兩種設計方案的對比中可以看出，在負載為相同的情況下，兩種設計方案在芯片的上升時間、下降時間和延遲時間上相差不大，考慮到芯片版圖的面積和工藝問題，在多功能數字芯片的輸出電路設計中采用了第一種三級反相器鏈的設計方案。 由以上的管子尺寸可知，輸出反相器鏈的管子尺寸較大，所以一般采用梳狀結構MOS晶體管的版圖設計，也就是把一個晶體管分為多個叉指[9-10]。

圖6 多功能數字芯片版圖和封裝圖Fig.6 Multi function digital IC design and package diagrams

圖6所示為一款多功能數字芯片的版圖照片和封裝示意圖，表1為管腳對應圖。在多功能數字芯片的設計中，我們在輸出端4和7端采用了本設計思想的等比輸出緩沖器鏈電路，另外，由于在輸出端設計了最終尺寸很大的CMOS管構成的輸出緩沖器鏈電路來提高芯片的驅動能力，這些MOS管的漏區和襯底形成的pn結就相當于一個大面積的二極管，同樣可以起到很好的ESD保護作用。因此，在輸出端可不用增加ESD保護器件，從而減小芯片的版圖面積。

表1 管腳對應表Tab.1 Pin map

4 結 論

文中系統介紹等比輸出緩沖器電路的設計；深入分析了采用不同優化因子的輸出緩沖器電路電路的設計優缺點。在此基礎上，基于CSMC 2P2M 0.6 μm標準的COMS工藝，進行輸出緩沖器鏈電路的版圖設計和驗證，并在一款多功能數字芯片上應用，該芯片參與了MPW計劃進行流片。測試結果顯示該輸出緩沖器鏈電路的設計思想能直接應用到各種集成電路芯片中。

[1]易敬軍，沈緒榜.雙等比CMOS緩沖器的設計[J].微電子學與計算機，2003，20（1）：62-66.

YI Jing-jun，SHEN Xu-bang.Design of dual fix tapered CMOS bufie[J].Microelectronics and Computer，2003，20（1）：62-66.

[2]Linholm L W.An optimized output stage for MOS integrated circuits[J].1EEE Solid-State Circuits Society，1975，l0（2）：106-109.

[3]Jaeger R C.Omments on an optimized output stage for MOS integrated circuits[J].1EEE J Solid-State Circuits，1975，10（3）：185.

[4]Li N C，Haviland G L，Tuszynski A A.CMOS tapered bufer[J].IEEE Solid-State Circuits，1990，25（4）：1005-1008.

[5]Prunty C，Ga1 L.Optimum tapered bufer[J].IEEE Solid-State Circuits，1992，27（1）：118-119.

[6]Hedenstierna N，Jeppson K O.Comments on the optimum CMOS tapered bufer problem[J].IEEE Solid-State Circuits，1994，29（2）：155-159.

[7]Lee C M，Soukup H.An algorithm for CMOS timing and area optimization[J].IEEE Solid-State Circuits，1984，SC-19（5）：781-787.

[8]Harry V.Deep-submicron CMOS ICs，from basics to ASICs.Second Edition[M].Boston：Kluwer Academic Publishers，2000.

[9]Glasser L A，Dobberpuhl D W.The design and analysis of VLSI circuits[M].Reading：Addison-Wesley Publishing Company，1985.

[10]Annaratone M.Digital CMOS circuit design[M].Boston：Kluwer Academic Publishers，1986.