基于FPGA的掃描跟蹤圖像實(shí)時(shí)顯示

高 聰，陳福深，王德勝，劉海洋，劉 怡，劉桂芬

(1.電子科技大學(xué)，四川 成都 610054;2.西南技術(shù)物理研究所，四川 成都 610041)

自動(dòng)目標(biāo)識(shí)別、跟蹤技術(shù)應(yīng)用越來(lái)越廣泛，對(duì)此技術(shù)的研究也越來(lái)越成熟，并取得了一定的成果。如何判斷識(shí)別、跟蹤的效果并便于進(jìn)行操作，離不開(kāi)顯示技術(shù)。提高存儲(chǔ)容量、降低成本和便于控制成為顯示技術(shù)追求的目標(biāo)。在顯示系統(tǒng)中，由于動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SDRAM)具有容量大、價(jià)格便宜以及訪(fǎng)問(wèn)速度快的優(yōu)點(diǎn)，現(xiàn)已逐漸取代速率較慢的靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)而成為顯示控制系統(tǒng)中的主流高速存儲(chǔ)器。

基于FPGA的圖像采集與預(yù)處理系統(tǒng)，有很強(qiáng)的動(dòng)態(tài)配置靈活性，具有處理速度快、處理系統(tǒng)通用性與可移植性強(qiáng)的明顯優(yōu)勢(shì)，正得到人們?nèi)找鎻V泛的重視與研究。本文以FPGA為核心，配合DSP，ADV7179，SDRAM等芯片設(shè)計(jì)而成，其中SDRAM的芯片類(lèi)型為MT48LC16MA2TG。它的容量為4×8192×512×16 bit，具有功耗低、容量大、集成度高、速度快等優(yōu)點(diǎn)。

1 系統(tǒng)的流程及硬件結(jié)構(gòu)［1］

整個(gè)系統(tǒng)的結(jié)構(gòu)框圖如圖1所示。

圖1 系統(tǒng)結(jié)構(gòu)圖

在如圖1所示的系統(tǒng)中，從圖像數(shù)據(jù)模塊發(fā)送的數(shù)據(jù)開(kāi)始，收到的圖像數(shù)據(jù)一路是經(jīng)過(guò)Linkport模塊轉(zhuǎn)化為DSP所要接收的時(shí)序模式，而另外一路則是通過(guò)串并轉(zhuǎn)換進(jìn)行接收，以SRAM_A作為緩存存入SDRAM中，通過(guò)乒乓存儲(chǔ)的方式進(jìn)行地址的轉(zhuǎn)換，再經(jīng)過(guò)SRAM_B作為緩存，放入ADV7179時(shí)序上。這期間需要SDRAM控制器進(jìn)行完成。由于ADV7179所輸入的是8 bit的圖像數(shù)據(jù)，顯然需要將接收到的16 bit數(shù)據(jù)壓縮成8 bit數(shù)據(jù)，此時(shí)DSP把當(dāng)前圖像像素的最值(最大值最小值)與計(jì)算的目標(biāo)位置分別送入數(shù)據(jù)壓縮模塊進(jìn)行數(shù)據(jù)壓縮和字符疊加模塊進(jìn)行字符疊加，最后將處理后的數(shù)據(jù)送入ADV7179芯片，然后送入顯示器進(jìn)行圖像顯示。

2 掃描跟蹤顯示功能的實(shí)現(xiàn)

2.1 圖像數(shù)據(jù)模塊

該模塊所發(fā)送的為黑白圖像，共包含3種模式:模式1為280(列)×480(行)×16 bit;模式2為390×480×16 bit;模式3為400×480×16 bit。所發(fā)送的信號(hào)包括場(chǎng)信號(hào)、行信號(hào)與數(shù)據(jù)信號(hào)。其中對(duì)于模式1和模式3，每場(chǎng)都是包含480行數(shù)據(jù)，而不同的是每行信號(hào)對(duì)于模式1包含280×16 bit數(shù)據(jù)，模式3為400×16 bit數(shù)據(jù)，每行數(shù)據(jù)分別對(duì)應(yīng)原始圖像的一列數(shù)據(jù)。而對(duì)于模式2，則是每場(chǎng)數(shù)據(jù)大概1 s，也就是場(chǎng)信號(hào)正負(fù)跳變的時(shí)間間隔為1 s，如果要進(jìn)行顯示，根據(jù)ADV7179的時(shí)序特點(diǎn)，每場(chǎng)數(shù)據(jù)大約要截取390行去顯示，這樣1 s內(nèi)大概包含有50場(chǎng)數(shù)據(jù)。這樣如果直接將接收的數(shù)據(jù)進(jìn)行輸出顯示，會(huì)發(fā)現(xiàn)所顯示的視頻對(duì)于原視頻圖像有90°的旋轉(zhuǎn)。而對(duì)于每個(gè)像素點(diǎn)(16 bit)，用 L1D0，L1D1，L1D2 和 L1D3 同時(shí)傳輸，傳輸時(shí)鐘為108 MHz，那么對(duì)于一個(gè)像素點(diǎn)，其傳輸?shù)乃俾蕰r(shí)鐘為27 MHz。時(shí)序如圖2所示。

圖2 原始輸入數(shù)據(jù)的時(shí)序關(guān)系

2.2 Linkport模塊

此模塊的作用是將所接收的數(shù)據(jù)時(shí)序，轉(zhuǎn)化為DSP所接收的數(shù)據(jù)時(shí)序。DSP所接收的信號(hào)主要有時(shí)鐘信號(hào)、數(shù)據(jù)信號(hào)與中斷信號(hào)。中斷信號(hào)每場(chǎng)發(fā)一次，它主要作用是告訴DSP要接收新的一場(chǎng)數(shù)據(jù)和提示DSP向FPGA在新的一場(chǎng)中重新發(fā)送控制指令，比如說(shuō)顯示模式、目標(biāo)位置等。DSP所接收的時(shí)鐘為54 MHz，且雙沿出數(shù)，這樣傳輸?shù)南袼厮俾嗜詾?7 Mbit/s。數(shù)據(jù)傳輸特點(diǎn)如圖3所示。

圖3 DSP所接收數(shù)據(jù)的時(shí)序關(guān)系

2.3 DSP 處理模塊

此模塊作用主要有3個(gè):1)給出當(dāng)前要顯示的圖像模式;2)統(tǒng)計(jì)當(dāng)前接收?qǐng)D像像素的最值(包括最大值與最小值)，并且給出壓縮需要的最大值、最小值;3)通過(guò)識(shí)別、跟蹤算法，計(jì)算當(dāng)前圖像的目標(biāo)位置。

2.4 串并轉(zhuǎn)換模塊

此模塊將具有圖2時(shí)序特點(diǎn)的 L1D0，L1D1，L1D2，L1D3信號(hào)，經(jīng)過(guò)串并轉(zhuǎn)換，得到并行的16 bit像素值，并且產(chǎn)生每個(gè)上升沿對(duì)應(yīng)一個(gè)像素的像素時(shí)鐘，顯然像素時(shí)鐘為27 MHz(108 MHz/4)。

2.5 SRAM緩存模塊

此模塊包含SDRAM兵乓存儲(chǔ)前SRAM_A緩存模塊和存儲(chǔ)后SRAM_B緩存模塊。對(duì)于SRAM_A緩存模塊，主要是解決接收像素的時(shí)鐘頻率與SDRAM寫(xiě)入數(shù)據(jù)的時(shí)鐘頻率不協(xié)調(diào)的問(wèn)題。根據(jù)串并轉(zhuǎn)換模塊，很顯然接收的數(shù)據(jù)速率是27 Mbit/s，而SDRAM寫(xiě)入數(shù)據(jù)時(shí)鐘為12.5 MHz(100 MHz/8)。SRAM_A實(shí)現(xiàn)步驟是:當(dāng)所接收的行信號(hào)為高電平時(shí)，將輸入的數(shù)據(jù)寫(xiě)入SRAM中，當(dāng)行信號(hào)為低電平時(shí)，控制SDRAM進(jìn)行寫(xiě)入操作，將SRAM_A的數(shù)據(jù)寫(xiě)入SDRAM中(見(jiàn)圖4)。顯然對(duì)于一行數(shù)據(jù)的寫(xiě)入SDRAM時(shí)間為上一個(gè)行信號(hào)的下降沿到下一個(gè)行信號(hào)的下降沿，兩者的時(shí)間間隔為行信號(hào)的周期，足夠SDRAM完全把所接收的上一行數(shù)據(jù)寫(xiě)入 SDRAM中，所以SDRAM_A所需的空間為所接收到的一行數(shù)據(jù)量。對(duì)于SRAM_B緩存模塊，主要是解決SDRAM讀出的數(shù)據(jù)速率與送入ADV7179顯示時(shí)序的不匹配問(wèn)題。SDRAM讀出的數(shù)據(jù)時(shí)鐘為11.11 MHz，而送入顯示的時(shí)鐘頻率為13.5 MHz(ADV7179對(duì)于彩色圖像顯示為27 MHz，對(duì)于黑白圖像顯示等效時(shí)鐘為13.5 MHz)。SRAM_B模塊采用的是在要顯示的前一行寫(xiě)入SRAM_B，而在下一行所需要顯示的時(shí)序位置進(jìn)行讀出(見(jiàn)圖5)。顯然，SRAM_B需要的內(nèi)存為兩行顯示的數(shù)據(jù)量。

在對(duì)圖4與圖5的讀寫(xiě)時(shí)鐘(clock_a為寫(xiě)時(shí)鐘，clock_b為讀時(shí)鐘)觀察時(shí)，明顯可以看到讀寫(xiě)時(shí)鐘頻率不同。從圖4中可以看到寫(xiě)操作已結(jié)束，讀操作開(kāi)始，其中寫(xiě)操作在寫(xiě)時(shí)鐘的上升沿開(kāi)始寫(xiě)入。而對(duì)于圖5，可以看到讀寫(xiě)操作可以同時(shí)進(jìn)行，但是寫(xiě)入的是上一行要顯示的數(shù)據(jù)，而讀出的是下一行要顯示的數(shù)據(jù)。由于具有同時(shí)性，所以緩存需要兩行數(shù)據(jù)量，實(shí)現(xiàn)SRAM_B內(nèi)存地址交替進(jìn)行。

2.6 SDRAM 控制模塊［2－3］

在圖像處理系統(tǒng)中，輸入到FPGA數(shù)據(jù)的速度和FPGA處理的速度經(jīng)常不一致或者對(duì)圖像做一些旋轉(zhuǎn)、變換等操作時(shí)，就必須對(duì)處理數(shù)據(jù)做一定的緩存，保證數(shù)據(jù)處理的高速進(jìn)行。SDRAM控制器與外部接口之間的示意圖如圖6所示。

圖6 SDRAM控制器接口示意圖

SDRAM控制模塊主要包括SDRAM控制器與相應(yīng)配置模塊。其中SDRAM控制器主要由初始化狀態(tài)機(jī)與讀寫(xiě)狀態(tài)機(jī)組成，狀態(tài)轉(zhuǎn)換關(guān)系如圖7所示。

圖7 控制器狀態(tài)轉(zhuǎn)換圖

初始化包括上電、預(yù)充電、兩次自刷新以及設(shè)置模式寄存器進(jìn)入空閑狀態(tài)。到達(dá)空閑狀態(tài)時(shí)，初始化結(jié)束標(biāo)志信號(hào)sys_INIT_DONE由低拉高。當(dāng)信號(hào)sys_INIT_DONE為高時(shí)，說(shuō)明初始化已經(jīng)完成。但初始化完成并不能代表初始化成功，必須要根據(jù)芯片資料，正確設(shè)置各參數(shù)。這里由于時(shí)鐘頻率為100 MHz(tCLK=10 μs)，而對(duì)于MT48LC 16M16(－75)的芯片，tMRD(模式寄存器下載時(shí)間)=2 × tCLK，tRP(預(yù)充電周期)=20 μs，tRFC(自刷新周期)=66 μs，tRCD(從激活到讀寫(xiě)時(shí)間)=20 μs，tWR(寫(xiě)回時(shí)間)=17 μs，tDAL(操作結(jié)果延時(shí)時(shí)間)=tWR+tRP=37 μs。

讀狀態(tài)轉(zhuǎn)換:首先根據(jù)sys_CYC_END信號(hào)判斷上個(gè)操作是否結(jié)束，若結(jié)束sys_CYC_END為高時(shí)，拉低sys_ADSn，狀態(tài)機(jī)從IDLE狀態(tài)進(jìn)入ACT狀態(tài)，再將sys_R_Wn置高，讀地址(包括列地址、行地址和bank地址)放入總線(xiàn)，狀態(tài)機(jī)進(jìn)入Read A Burst狀態(tài)，經(jīng)過(guò)CL和自動(dòng)預(yù)充電時(shí)間后，狀態(tài)機(jī)對(duì)進(jìn)入IDLE狀態(tài)，這是sys_CYC_END會(huì)重新拉高代表當(dāng)前讀狀態(tài)循環(huán)結(jié)束，以便進(jìn)行下步操作。

寫(xiě)狀態(tài)轉(zhuǎn)換:同樣首先根據(jù)sys_CYC_END信號(hào)判斷上個(gè)操作是否結(jié)束，若結(jié)束sys_CYC_END為高時(shí)，拉低sys_ADSn，狀態(tài)機(jī)從IDLE狀態(tài)進(jìn)入ACT狀態(tài)，再將sys_R_Wn置低，寫(xiě)地址(包括列地址，行地址，bank地址)放入總線(xiàn)，狀態(tài)機(jī)進(jìn)入Write A Burst狀態(tài)，經(jīng)過(guò)tWR(數(shù)據(jù)才會(huì)寫(xiě)到SDRAM存儲(chǔ)空間)，后再過(guò)預(yù)充電tPRE時(shí)間，回到IDLE狀態(tài)，同樣sys_CYC_END會(huì)重新拉高代表當(dāng)前讀狀態(tài)循環(huán)結(jié)束，以便進(jìn)行下步操作。

刷新:一般SDRAM對(duì)每個(gè)存儲(chǔ)器的充放電周期為64 ms，這就代表對(duì)于一個(gè)存儲(chǔ)器，若中間沒(méi)有進(jìn)行操作時(shí)，想保留存儲(chǔ)器所存儲(chǔ)的值，必須進(jìn)行刷新。預(yù)充電其實(shí)也是對(duì)存儲(chǔ)器的刷新，只不過(guò)它是對(duì)固定行的刷新，并且時(shí)間是隨機(jī)的。如果進(jìn)行刷新，就必須在64 ms內(nèi)，對(duì)所有存儲(chǔ)單元進(jìn)行刷新。這需要一個(gè)自刷新計(jì)數(shù)器。可以假設(shè)要對(duì)N行進(jìn)行刷新，這時(shí)刷新的周期是T=64 ms/N，每到T時(shí)間，可以發(fā)一個(gè)刷新請(qǐng)求，對(duì)某一行進(jìn)行刷新，此時(shí)地址并不需要給出，它里面有個(gè)刷新地址計(jì)數(shù)器，每次刷新后地址會(huì)加1。由于在刷新過(guò)程中不能做任何操作，也就是說(shuō)在發(fā)送刷新請(qǐng)求后必須要等到刷新時(shí)間結(jié)束，才能做其他的操作。從圖8寄存器變量iState的變化中，可以看到初始化狀態(tài)機(jī)通過(guò)控制CS，RAS，CAS，WE，CKE這5個(gè)信號(hào)，完成了預(yù)充電、兩次自刷新、模式寄存器設(shè)置等操作。iState為9時(shí)，初始化完成接著進(jìn)入寫(xiě)狀態(tài)。

圖8 初始化狀態(tài)機(jī)狀態(tài)轉(zhuǎn)換圖(截圖)

從圖9中可以看到，由sys_R_Wn_sdramA為低電平，SDRAM_A處于寫(xiě)操作，每個(gè)寫(xiě)操作結(jié)束后sys_CYS_END_A出現(xiàn)一個(gè)上升沿，sys_CYS_END_A會(huì)作為SRAM_A的讀時(shí)鐘，使SRAM_A讀出的數(shù)據(jù)q_b放入SDRAM_A的數(shù)據(jù)線(xiàn)SDRAMA_DQ上，進(jìn)入下一個(gè)寫(xiě)操作。而sys_R_Wn_sdramB為高電平，則SDRAM_B處于讀操作，同樣每個(gè)讀操作結(jié)束后sys_CYS_END_B出現(xiàn)一個(gè)上升沿，sys_CYS_END_B會(huì)作為SRAM_B的寫(xiě)時(shí)鐘信號(hào)，將從SDRAM_B中讀出的數(shù)據(jù)SDRAMB_DQ放入SRAM_B的輸入數(shù)據(jù)信號(hào)data_a上，使SRAM_B進(jìn)入寫(xiě)操作。另外還可以觀察到對(duì)于寫(xiě)操作時(shí)行地址隨著行信號(hào)的變化而改變，而列地址是隨著像素時(shí)鐘的改變而變化，相反對(duì)于讀操作時(shí)列地址隨著行信號(hào)的變化而改變，而行地址是隨著像素時(shí)鐘的改變而變化，實(shí)現(xiàn)了圖像的90°旋轉(zhuǎn)。

圖9 SDRAM_A和SDRAM_B數(shù)據(jù)輸入輸出圖(截圖)

2.7 ADV7179 時(shí)序產(chǎn)生模塊［4－5］

電視行場(chǎng)掃描，是通過(guò)控制電子束在水平方向從左到右和垂直方向從上到下有規(guī)律運(yùn)動(dòng)形成的光柵。水平方向的掃描叫行掃描，垂直方向的掃描叫場(chǎng)掃描，合稱(chēng)“行場(chǎng)掃描”。對(duì)于掃描包括消隱、正程、同步信號(hào)。消隱信號(hào)，時(shí)間約12 μs，電平為75%，對(duì)應(yīng)于顯像管熒光屏上電子束從右向左的行掃描逆程，它的作用是消除行逆程期間的回掃線(xiàn)。正程信號(hào)，時(shí)間約52 μs，其電平處于白色電平與黑色電平之間，對(duì)應(yīng)于顯像管熒光屏上電子束從左向右的掃描時(shí)間。視頻信號(hào)電平越高圖像越暗，電平越低圖像越亮。同步信號(hào)時(shí)間約4.7 μs，其電平為100%，脈沖為160 μs。它的作用是使接收機(jī)中的場(chǎng)掃描電流與發(fā)送端的場(chǎng)掃描電流的頻率和相位一致。

隔行掃描主要應(yīng)用于電視信號(hào)的發(fā)送與接收中。它的特點(diǎn)是把25 f/s(幀/秒)的畫(huà)面用50 f/s的方法來(lái)消除閃爍感，即一面?zhèn)魉蛢纱危谝淮螔呙杵鏀?shù)行，第二次掃描偶數(shù)行，因而稱(chēng)為隔行掃描。采用這一制式的缺點(diǎn)是畫(huà)面清晰度稍差，且有輕微的閃爍感。文章所用的ADV7179_HS對(duì)應(yīng)于行掃描信號(hào)，高電平代表正程掃描，低電平代表消隱期間。ADV7179_VS對(duì)應(yīng)于場(chǎng)掃描信號(hào)，高電平代表場(chǎng)正程期間，低電平代表場(chǎng)消隱期間，下面不再重述。ADV7179_P表示像素點(diǎn)電平高低，值越大代表屏幕上的點(diǎn)越亮，這些信號(hào)最終都會(huì)通過(guò)ADV7179轉(zhuǎn)化為顯示器所需要的復(fù)合模擬信號(hào)輸出。其功能實(shí)現(xiàn)如下:通過(guò)輸入的場(chǎng)信號(hào)和13.5 MHz時(shí)鐘，產(chǎn)生ADV7179時(shí)序。先將20 ms的場(chǎng)信號(hào)，轉(zhuǎn)變?yōu)?0 ms的場(chǎng)信號(hào)，40 ms場(chǎng)信號(hào)到時(shí)用13.5 MHz時(shí)鐘進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)結(jié)果為864時(shí)，行計(jì)數(shù)加1，在40 ms內(nèi)不斷重復(fù)此過(guò)程，分別得到pcount(列計(jì)數(shù))和hcount(行計(jì)數(shù))，再按照?qǐng)D10時(shí)序圖進(jìn)行設(shè)置，即對(duì)于行信號(hào)ADV7179_HS，90(數(shù)值可以稍微小點(diǎn)，數(shù)值太大圖像會(huì)發(fā)生抖動(dòng))≤pcount≤809(數(shù)值可以稍微大點(diǎn))時(shí)取高，其余取低。FS_VDS7179中，1≤hcount≤312時(shí)取低，其余取高。時(shí)間關(guān)系中，864×T1(13.5 MHz)=64 μs(1行時(shí)間)，625× T2=40 ms(兩場(chǎng)時(shí)間)。屏幕顯示720(列)×576(行)分別對(duì)應(yīng)信號(hào)HS_VDS7179和FS_VDS7179。掃描方式為先掃奇場(chǎng)后掃偶場(chǎng)，從奇場(chǎng)到偶場(chǎng)掃描時(shí)，低電平時(shí)間一定要控制得盡量準(zhǔn)確，若兩段之間的低電平較長(zhǎng)時(shí)，會(huì)造成圖像抖動(dòng)，甚者會(huì)使圖像上下分離(奇偶場(chǎng)明顯疊加錯(cuò)位)。

圖10 配置ADV7179信號(hào)采樣圖(截圖)

2.8 數(shù)據(jù)壓縮模塊與字符疊加模塊

此模塊的作用主要是根據(jù)接收DSP所發(fā)送當(dāng)前圖像像素的最大值、最小值，把16 bit圖像數(shù)據(jù)壓縮成8 bit圖像數(shù)據(jù)。壓縮公式如

字符疊加，則是接收DSP所發(fā)送目標(biāo)在當(dāng)前圖像的位置，在目標(biāo)位置附近將矩形窗疊加到目標(biāo)位置周?chē)员闳搜塾^察。圖10為配置ADV7179信號(hào)的采樣圖，從圖上可以看到ADV7179_P是從pcount為97時(shí)才開(kāi)始有數(shù)據(jù)，與上文設(shè)置90≤pcount≤809不符，原因是經(jīng)過(guò)了數(shù)據(jù)壓縮模塊中的乘法器與除法器的延時(shí)。對(duì)此，可以將行信號(hào)做相應(yīng)延時(shí)，就能夠得到正確的顯示圖像。

3 圖像輸出結(jié)果分析與小結(jié)

圖11是跟蹤模式1圖像大小280(列)×480(行)的視頻輸入輸出圖，可以看到顯示器實(shí)時(shí)顯示的圖像基本上能夠清晰地反映出原始輸入的場(chǎng)景信息，DSP通過(guò)Linkport模塊準(zhǔn)確接收了FPGA所發(fā)的實(shí)時(shí)圖像信息，并通過(guò)識(shí)別匹配算法，實(shí)時(shí)正確地給出了要識(shí)別物的位置信息，F(xiàn)PGA在兩塊SDRAM的配合下進(jìn)行了準(zhǔn)確的顯示。

通過(guò)設(shè)計(jì)一種簡(jiǎn)易的SDRAM控制器，利用SDRAM的乒乓存儲(chǔ)結(jié)構(gòu)，在DSP配合和配置ADV7179的時(shí)序下，實(shí)現(xiàn)了一種針對(duì)掃描、跟蹤模式下對(duì)280×480，390×480，400×480，560×480的實(shí)時(shí)視頻顯示。這種低成本、多模式下的顯示系統(tǒng)，不但給人機(jī)交互操作帶來(lái)很大的便利，而且在軍事上具有一定的應(yīng)用潛力。文章介紹了各個(gè)模塊的時(shí)序特點(diǎn)與接口信號(hào)之間的連結(jié)關(guān)系，具有操作簡(jiǎn)單、通用性好、便于移植等特點(diǎn)。

圖11 視頻輸入輸出圖

高速、海量存儲(chǔ)器是存儲(chǔ)器的發(fā)展方向。SDRAM、專(zhuān)用的 SGRAM(同步圖像 RAM)、DDR SDRAM、QDR SDRAM等存儲(chǔ)器給人們提供了更多的選擇，然而速度越快，操作相對(duì)越復(fù)雜，成本越高。由于本文設(shè)計(jì)主要是針對(duì)低分辨力的顯示方式，這種簡(jiǎn)易的SDRAM控制器能夠非常好地適應(yīng)視頻實(shí)時(shí)顯示，不失為一種好的選擇。

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