基于降斑處理的SAR圖像實時壓縮系統

李 濤，田 松，許悅雷，郭 忠

(1.空軍工程大學航空航天工程學院，陜西 西安 710038;2.泰山醫學院，山東 泰安 271000)

合成孔徑雷達(Synthetic Aperture Radar)是一種高分辨力的微波成像雷達，在軍事和民用等方面都有廣泛的應用。SAR圖像是機載或星載的SAR對地面的探測成像，圖像數據量高、尺寸大，如此大的數據量將導致網絡實時傳輸效率的降低和龐大的在線存儲需要。所以對SAR圖像進行有效的壓縮編碼，降低數據量，以利于存儲和實時傳輸成為SAR圖像研究的焦點。

SAR圖像中含有豐富的紋理信息和大量的均勻區域，且圖像灰度值動態范圍大。因此采用基于小波變換的JPEG2000編碼［1］與采用其他編碼方法相比，更具優勢。但SAR圖像具有的相干斑(Speckle)噪聲會嚴重影響圖像的質量，增加圖像識別難度、減小相鄰像素間相關性，導致SAR圖像壓縮效率降低［2］。因此，在進行SAR圖像壓縮時，先對圖像進行降斑處理，抑制相干斑噪聲，可增強圖像像素間相關性，提高圖像可壓縮性，使重建圖像更好地反映原始圖像信息。

本文設計實現了SAR圖像壓縮系統，用于完成SAR圖像數據的實時壓縮任務，是SAR成像偵察系統的組成部分。設計中系統采用FPGA和ADV212編解碼芯片，利用FPGA和空域增強Lee算法［3］實現圖像降斑預處理，實現高壓縮比情況下對圖像細節的有效保留和壓縮數據與通信信道間的高速傳輸，同時也達到了很好的實時性要求。

1 系統總體設計

系統框架如圖1所示。系統中核心的芯片主要包括ADV212，FPGA，DSP及配置電路芯片，以PMC單板形式實現。主要有PCI橋路、圖像預處理、圖像壓縮、并串轉換和邏輯控制5個模塊，其中邏輯控制模塊主要實現對數據流的吞吐管理和接口控制等。

圖1 SAR圖像數據壓縮系統

來自主控系統的SAR圖像數據，經過PCI橋路寫入FPGA內部RAM緩存;在邏輯控制模塊控制下，進入圖像預處理模塊進行降斑處理，后通過FPGA的I/O總線和壓縮模塊核心ADV212的HDATA總線，將數據送入ADV212內部，進行JPEG2000編碼，產生*.jp2格式碼流，壓縮得到的碼流經FPGA內部FIFO緩存和并串轉換模塊進行同步輸出到串口信道，最后通過高速RS－422送至通信系統。

DSP主要配置ADV212內直接和間接寄存器，同時設置ADV212的編碼參數，并加載ADV212的固件(Firmware，編碼模式所需)，DSP對ADV212的操作需要FPGA的總線切換控制。

由于數據緩存和暫存需大量空間，所以對FPGA的存儲空間用SDRAM進行擴展。為了以后對系統功能進行拓展，進一步開發通過外界串口信號對系統進行指令控制，實現數據交互，系統在設計時預留了一路同步RS－422接口。

2 系統外圍電路設計［4－6］

考慮到數據傳輸對帶寬的要求高，系統與主控的通信橋路設計采用PLX9054芯片。該芯片是PLX公司生產的一種性價比很高的PCI橋路芯片，作為一種接口芯片，數據可在PCI總線和LOCAL總線之間傳遞，支持DMA傳輸。利用PLX9054可降低PCI總線的復雜性，完成數據的順利傳輸。PCI橋路接收主控的圖像數據，1幀圖像數據的典型有效像素點為4096×4096個，每個像素輸出精度為8位，圖像幀的速率為6 s/幅，所以要采用32位總線寬度傳輸，時鐘為33 MHz，接收的圖像數據存儲至RAM中進行緩存。

整個系統需要5 V和3.3 V的電源。系統的5 V電源由外部提供，TI公司的TPS767D301芯片通過轉換提供3.3 V電源，同時該芯片也可產生系統復位信號。

SDRAM選用三星公司的K4S561632E，來配置FPGA的存儲單元，其存儲容量為4×4 M×16 bit。參照數據手冊，FPGA分配 給 SDRAM 39個 I/O。DSP選 用TMS320F2812完成對ADV212的初始化，并擴展Flash芯片來存儲固件程序和配置數據。

3 基于FPGA的功能模塊［7］

考慮成本和設計需要，FPGA選用Altera公司的CycloneⅢ系列 EP4C115器件，其具有528個用戶 I/O、114480個可用邏輯單元、255個嵌入式乘法器單元和4個鎖相環，其內存資源豐富、速度等級高，完全可滿足功能需求。FPGA外掛了PLX9054，ADV212，2×SDRAM和DSP，主要實現數據流管理、圖像預處理、并串轉換等功能，同時通過對DSP控制來完成ADV212的初始化。

3.1 數據流管理

要實現系統數據高速協同工作，通過邏輯控制模塊管理數據流起著重要的作用。該模塊要對系統的各芯片接口進行控制，同時還要控制數據高速接收、分塊緩存、乒乓讀寫、流水線處理和管理ADV212數據。

為了完成數據的無縫緩存與處理，提高數據處理速度，系統采用流水線式并行處理。采用流水線結構在提高系統處理速度的同時會造成輸出延遲，且還需更多的寄存資源，因為FPGA中每個邏輯單元都有寄存器，所以可有效支撐流水線設計。

數據流的吞吐采用分塊緩存讀取的方式。對每一幅圖像的數據進行處理之前，FPGA首先讀取存儲在緩存區的數據。每次處理的數據都是一個數據塊中的多個數據，但FPGA一個周期只讀一個數據。這樣數據的串入并出就顯得很重要。數據塊的選取按照從上到下、從左往右的順序進行。如3×3的處理模板，在進行一次計算時，FPGA首先從緩存區連續先后地讀入3個數據，然后將這3個數據和保留在模塊中其他6個數據一起輸出到后續的模塊。數據分塊吞吐測試如圖2所示。

圖2 數據分塊吞吐測試(截圖)

在控制輸入待壓縮數據時，按照圖像的大小和傳輸特性，將圖像進行分塊，傳輸過來的數據被分成若干批次處理，每個批次分成4個圖像塊，依次送給ADV212壓縮。在實現時，將4個圖像塊通過乒乓讀寫模式，實現同時緩存和壓縮。

數據經ADV212的HDATA總線吞吐。獲取ADV212產生的壓縮碼流時，系統通過設置ADV內部編碼FIFO的門限值來實現碼流的讀取，當編碼FIFO中的碼流達到設定門限時，中斷引腳IRQ產生中斷信號與FPGA內部數據讀取模塊相連，一旦觸發FPGA即啟動讀取編碼FIFO中產生的碼流。發送原始數據給ADV212的過程與獲取壓縮碼流相似。

壓縮碼流寫入FPGA內部的輸出FIFO后，輸出FIFO數據經并串轉換模塊轉換成同步串口數據直接發送至信道。系統主要數據傳輸流程如圖3所示。

圖3 系統主要數據傳輸流程

3.2 并串轉換

系統內為16 bit的并行數據。為了提高信道傳輸速率，滿足RS－422串口傳輸要求，在壓縮碼流輸出前要將并行的16 bit數據轉換為串行數據，轉換過程在邏輯控制模塊的控制下也采用了分塊傳輸、分塊轉換的方法。并串轉換采用雙路恒流結構［8］，在一定程度上有效地解決了電路工作速度的瓶頸問題，可提高集成度、降低功耗，其工作頻率可達4 GHz以上。圖4是一個16 bit并串轉換接口電路的雙路恒流結構工作原理圖。

圖4 16 bit并串轉換電路原理圖

3.3 圖像降斑預處理

考慮FPGA的數據處理速度、濾波算法的穩定性和有效性，圖像預處理采用空域濾波中成熟的經典增強Lee算法。該算法可實現高壓縮比情況下對圖像細節的有效保留，同時達到很好的實時性要求，還可改善SAR圖像的相關性，有助于提高壓縮性能。預處理算法通過FPGA編程實現，在不需要時可旁路。

在SAR圖像相干斑噪聲為乘性噪聲［9］的條件下，圖像數據可表示為

式中:I是觀察到的圖像;R是未被相干斑污染的數據;F是衰落過程所引起的相干斑噪聲。

經增強Lee濾波后的表示為

圖5 增強Lee濾波FPGA實現流程圖

在進行圖像數據壓縮前，通過FPGA的預處理模塊進行增強Lee濾波可很好地抑制SAR圖像的相干斑，而且通過流水處理，在保證運算精度的同時，提高了在硬件上實現的實時性。經實際測試在FPGA資源使用上，增強Lee濾波占用6%的邏輯單元、12439 bit的內部存儲器、20個DSP單元。在濾波過程中不會給系統的整體速度和資源分配帶來太大影響。

4 基于ADV212的圖像壓縮模塊

ADV212［11］是ADI公司推出的一款用于視頻和高帶寬靜止圖像壓縮的單片JPEG2000編解碼芯片，具有可靠性好、配置靈活、支持格式多樣等優點。考慮系統的穩定性，圖像壓縮采用成熟的ADV212專用芯片實現，相對軟件形式實現壓縮，利用ADV212可減少設計復雜度，將主要工作集中在外圍電路和軟件設計上。ADV212內部功能框圖如圖6所示。

圖6 ADV212功能圖

ADV212可通過異步SRAM方式、DMA訪問方式或碼流方式直接和大多數主機處理器及ASIC器件相連接，提供有16位和32位控制總線及8，16和32位數據傳輸總線。FPGA通過I/O總線和ADV212的HDATA總線連接，通過DSP來配置、控制功能以及直接傳輸壓縮后的數據流，也可以在某種模式下傳送解壓的數據，在某些格式中還可用作未壓縮數據流的傳輸。ADV212的工作模式是在初始化固件中通過HDATA總線進行寫寄存器的狀態字來設定，訪問方式為異步RAM訪問方式。圖像壓縮倍數的選擇可以進行配置，主要由FPGA通過DSP來實現。

5 軟件設計

系統軟件設計集中在FPGA和DSP上，主要有2個部分:1)FPGA，TMS320F2812，ADV212的初始化;2)圖像預處理、并串轉換及邏輯控制。

設計中DSP部分程序采用C語言和匯編混合編程實現;對于FPGA內的各功能模塊和時序用Verilog HDL編程［12］語言實現。ADV212初始化程序主要完成:1)配置和校驗ADV212內部直接和間接寄存器;2)加載ADV212的編碼固件程序;3)配置固件配置寄存器，設置工作狀態;4)檢驗應用程序的ID;5)清除中斷，使ADV212開始運行。ADV212的后綴名為.sea的固件程序，可在ADI公司網站下載。

系統在上電后，首先完成FPGA，DSP的初始化，包括清除所有CPU中斷、使能外部中斷以及使能全局中斷等。DSP完成初始化后將存儲在Flash中ADV212的固件通過數據線讀出，然后便通過FPGA接口對ADV212進行初始化。所有模塊初始化完成后，系統通過PCI9054橋路讀入原始數據，在邏輯控制功能模塊控制下，原始數據經降斑處理、壓縮處理，最后完成壓縮碼流數據的讀取及通過高速422串口向信道傳輸。系統軟件總流程如圖7所示。

6 系統測試結果及分析

圖7 系統軟件總體框圖

系統各模塊經設計、綜合和布局布線，測試系統最終以PMC板形式實現。首先，系統采用分辨力為4096×4096的原始SAR圖像，輸入速率35 Mbyte/s，進行了壓縮測試，在壓縮比為8∶1時，系統以恒定速率(2.5 Mbyte/s)實時輸出串行格式碼流，生成了.jp2格式的圖像文件，驗證了系統的可用性和正確性。其次，為了測試系統降斑效果，在測試時，又對圖像預處理功能進行了旁路，得到了沒有經降斑處理的.jp2格式的圖像文件。最后用JPEG200軟件［13］對其進行解碼得到重建圖像，如圖8所示。對其等效視數(ENL)、邊緣保持指數(EPI)進行了比較，如表1所示。主觀圖像和客觀數據表明，經過降斑處理的圖像相干斑噪聲明顯減弱。

圖8 重建圖像降斑效果對比

表1 重建圖像(8∶1)降斑效果對比

對于ADV212的HDATA總線，在150 MHz主頻下，最大輸入吞吐率為65 Msample/s(兆采樣值/秒)。對于系統需壓縮的靜態圖像，以最大的分辨力4096×16384(10.7 Msample/s)為例進行了測試，系統的最大需求小于ADV212的最大處理能力。因此，完全滿足系統實時壓縮的需求。

7 小結

SAR圖像壓縮系統對壓縮比、失真度、實時性等都提出了較高的要求。本文設計并實現了一種基于降斑處理的壓縮系統。該系統具有很高的靈活性和擴展性，系統留有一定的資源冗余和控制端口，且器件全部選用工業檔，允許日后對其進行優化。

［1］WALLACE G K.The JPEG still picture compression standard［J］.IEEE Trans.Consumer Electronics，1992，38(1):18－34.

［2］余楚才.SAR圖像數據壓縮技術研究［D］.成都:電子科技大學，2009.

［3］LEE J S.Speckle suppression and analysis for synthetic aperture radar images［J］.Optical Engineering，1986，25(5):636－643.

［4］李濤，許悅雷，田松，等.基于FPGA的室內智能吸塵平臺設計與實現［J］.電子技術應用，2012(3):47－49.

［5］鄧宸偉，趙保軍.基于ADV212的實時圖像壓縮系統［J］.電視技術，2008，32(12):35－37.

［6］王德勝，康令州.基于FPGA的實時圖像采集與預處理［J］.電視技術，2011，35(3):32－35.

［7］藺志強，孟令軍，彭晴晴.基于ADV7180的視頻圖像實時采集系統的設計［J］.電視技術，2011，35(17):36－39.

［8］楊毓軍，王永祿，周述濤.一種超高速并串轉換電路的新實現方式［J］.微電子學，2006，32(2):145－147.

［9］ARSENAULT H H，APRIL G.Properties of speckle integrated with a finite aperture and logarithmically transformed［J］.Journal of the Optical Society of America，1976，66(11):1160－1163.

［10］韋海萍.基于FPGA的增強Lee濾波算法設計與實現［J］.航天控制，2011，29(3):33－36.

［11］JPEG2000 Video Codec ADV212［EB/OL］.［2012－01－02］.http://www.analog.com/zh/audiovideo－products/video－compression /ADV212/products/product.html，2008.4.

［12］PALNITKAR S.Verilog HDL:a guide to digital design and synthesis［M］.2版.北京:電子工業出版社，2004.

［13］ADAMS M.D.Adams.JasPer project homepage［EB/OL］.［2012－01－02］.http://www.ece.uvic/ca/mdadams/jasper.