基于Cadence的源同步時序仿真

樸衛(wèi)杰，程 號

(西安電子科技大學電子工程學院，陜西 西安 710071)

隨著電子技術和IC技術的不斷進步，數(shù)字系統(tǒng)的時鐘頻率越來越高，信號skew也越來越陡，PCB系統(tǒng)已不再是以往設計中僅僅只是支撐電子元器件的平臺，而變成一個高性能的系統(tǒng)結構，PCB發(fā)展到集合了電子、熱、機械等多學科的專業(yè)學科技術。

IBIS模型的高速PCB板級信號完整性分析，可以在設計階段最大化解決潛在的SI問題，在高速系統(tǒng)設計中具有較高的指導意義。基于IBIS信號完整性的仿真由于加入了性能預測分析和設計實施約束等可控點，因此，當系統(tǒng)性能不能滿足要求時，問題定位和分析都有章可循，與傳統(tǒng)的PCB的設計相比，縮短了設計周期，又降低了設計成本。

1 基于Cadence的信號完整性仿真

1.1 IBIS模型介紹

IBIS是采用I/V和V/T表的形式來描述IC器件的輸入、輸出和I/O Buffer行為特性的文件，并且用來模擬Buffer和板上電路系統(tǒng)的相互作用。IBIS模型的分析精度主要取決于I/V和V/T表的數(shù)據(jù)點數(shù)和數(shù)據(jù)的精確度。IBIS的精確度對于系統(tǒng)級的分析而言已經足夠，同時相對于SPICE模型仿真所需要的時間相比則大大縮短。IBIS模型可用于系統(tǒng)板級或多級信號完整性仿真，包括串擾、反射、震蕩、上沖、下沖、不匹配阻抗、傳輸線分析、拓撲結構分析，IBIS尤其能偶對高速震蕩和串擾進行準確精細的仿真，它可以檢測最壞情況的上升時間條件下的信號行為及一些用武力測試無法解決的情況。關鍵在于半導體廠商在不透露之間的知識產權的同時為客戶免費提供這種模型，這樣對開發(fā)人員而言可以節(jié)約一些開發(fā)成本。總之IBIS模型以其方便、快捷以及一定的精確度，得到越來越多的應用。

1.2 Cadence信號完整性的仿真

“第一時間推出產品”已經成為各個公司在競爭激烈的市場中生存的關鍵，所以在產品設計初期識別、預防和改正設計錯誤，可以防止電路板出錯，這種操作模式至關重要。通過前仿真來決定系統(tǒng)的設計方案，可以有效地解決困擾高速設計中SI問題，將后續(xù)PCB設計風險降到最低，這就是PCB SI和SigXplor工具需要完成的任務。Cadence公司的PCB SI和SigXplor設計工具，以仿真實際物理設計中的各種參數(shù)，對系統(tǒng)中的信號完整性和時序(Timing)、串擾(Crosstalk)和EMI問題進行量的分析。通過仿真可以驗證設計方案的可實現(xiàn)性，根據(jù)設計對SI于時序要求選擇關鍵元器件、優(yōu)化系統(tǒng)時鐘網絡及系統(tǒng)各部分的延遲、選擇合理的拓撲結構，調整PCB的元器件布局。

Cadence公司的PCB SI和SigXplor設計工具為高速PCB的仿真提供了有效的手段，在系統(tǒng)設計時通過仿真可以解決很多棘手的問題，增加了對系統(tǒng)設計方案的可預見性，配合后端的PCB設計與后仿真，能解決大部分高速信號完整性問題。

基于Cadence Allegro設計工具的PCB設計流程 如圖1所示。

圖1 Cadence高速設計流程

2 源同步介紹

在過去的十幾年中，高速數(shù)據(jù)總線一直在不斷發(fā)展，它們不僅變得更快，而且還在改變系統(tǒng)對數(shù)據(jù)的定時方式。為增加數(shù)據(jù)的吞吐量，源同步傳輸方式應運而生。

源同步技術是指數(shù)據(jù)和時鐘/鎖存并行傳送。源同步接口信號工作在相對的時鐘系統(tǒng)下，這樣對全局系統(tǒng)時鐘的skew要求就可降低，傳輸速率主要由數(shù)據(jù)和時鐘/鎖存信號間的skew決定，這樣系統(tǒng)就能達到更高的傳輸速率。

在源同步時鐘系統(tǒng)中，由于數(shù)據(jù)和源同步時鐘是同步傳輸?shù)模灾挥斜ＷC兩個信號的飛行時間完全一致，才能達到源同步的設計要求。這就要求整個系統(tǒng)在時序上的穩(wěn)定性，完全體現(xiàn)在數(shù)據(jù)和同步時鐘信號的匹配程度上，包括傳輸延時的匹配，器件性能的匹配等。只有數(shù)據(jù)信號和同步時鐘信號完全匹配，才能保證系統(tǒng)時序完全正確。

3 源同步的時序分析

源同步時鐘信號必須要有一定的建立時間和保持時間，主要體現(xiàn)在數(shù)據(jù)信號和同步時鐘信號之間的時序要求上。最理想的情況是同步時鐘信號能在數(shù)據(jù)信號的中央部分讀取，如圖2所示，這樣才能保證最充分的建立和保持時間。

圖2 理想的源同步數(shù)據(jù)傳輸時序圖

源同步時鐘系統(tǒng)設計中最重要的一點就是保證data和同步時鐘信號之間的skew最小，下面通過時序圖3可以得出源同步的時序關系

式中，Tco和Tft分別表示數(shù)據(jù)和同步時鐘信號在器件內部延遲和信號傳輸飛行時間;Tdelay是指數(shù)據(jù)信號和同步信號之間的延遲。

建立時間的冗余量的計算公式為

驅動端的建立時間為

接收端保持時間的冗余量計算公式為

發(fā)送端的保持時間計算公式為

值得注意的是，Tva，Tba作為器件的重要指標，可以在器件的 datasheet中查找。由時序圖2可知建立時間

保持時間

圖3 源同步時序圖

4 源同步仿真

在源同步技術中，影響速度的最主要因素是數(shù)據(jù)和時鐘/鎖存信號之間的skew，而走線的長度Tco，器件本身的快慢不是影響速度的決定因素。在仿真的過程中要求仿真環(huán)境必須靈活適應不同的設計方法，Cadence軟件中的SigXp工具提供自定義測量Custom Measurement這一功能，從而可以更好地適應源同步總線設計的使用方法。

時鐘和數(shù)據(jù)信號是由同一芯片產生，因而兩者所處的環(huán)境如電壓、溫度相同，可以認為兩者的flight time值的最大、最小值同時發(fā)生。由此可知:時鐘、數(shù)據(jù)信號線的飛行時間必須嚴格相等即

在Cadence中對源同步仿真過程如下:

(1)對data信號進行拓撲抽取，抽取成功后將其保存。

(2)對同步時鐘信號進行拓撲抽取，抽取成功后將data的拓撲放在同一個界面中。Cadence仿真時是不允許將兩個拓撲網絡放在一起仿真，這里要測試一下軟件，讓其認為這兩個拓撲是同一個網路的拓撲，執(zhí)行方式是在菜單中選擇“File→Append”命令，之后要用一個很大的電阻(一般是MΩ)或者很小的電容，放在拓撲網路的同一位置，造成電氣上的連接關系。

圖4 源同步的拓撲結構

(3)進行仿真，測量并比較仿真結果。圖4是拓撲結構調整后的仿真結果，噪聲容限和過沖都能滿足，同時仿真后可知數(shù)據(jù)線和時鐘線間的延時約在0.3 ns，滿足源同步系統(tǒng)設計要求，即數(shù)據(jù)和同步時鐘延遲差在0.5 ns之間。

如果仿真的波形差，有大的過沖和反射，或者延時不滿足，就要在SigXplor軟件中調整拓撲結構，調整方法有加源端匹配電阻、匹配走線長度、修改拓撲結構，然后重新進行仿真。

圖5 源同步時序仿真波形

5 結束語

與普通時鐘系統(tǒng)相比，源同步總線在PCB布線的設計比較方便，只要嚴格保證線長的匹配即可，而不必過多考慮信號線本身的長度。但是，源同步技術一般都會有很高的頻率，這樣信號的skew更加陡峭，會帶來更加復雜的信號完整性方面的問題，所以要綜合考慮設計方案，比如對于地址/控制信號采用普通的時鐘總線，而高速的數(shù)據(jù)傳輸則是采用源同步總線。這些對于高速PCB設計者而言又提出了一個更加嚴峻的挑戰(zhàn)。

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［3］李新，張琳.利用Cadence Allegro進行PCB級的信號完整性仿真［J］.現(xiàn)代電子技術，2002，26(6):83 －85.

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