一種C波段小步進捷變頻頻率綜合器的設計

由法寶 張春榮 余鐵軍

(西安電子工程研究所 西安 710100)

1 引言

頻率綜合器作為現代電子系統的心臟，是決定電子系統性能的關鍵設備。隨著現代軍事、國防及無線通信事業的發展，雷達、電子對抗、制導武器、移動通信和電子測量儀器等電子系統對頻率綜合器提出了越來越高的要求。世界各國都非常重視頻率綜合器的研究與應用，精細步進、超低相噪、高純頻譜、快速捷變和高輸出頻段的頻率綜合器已經成為頻率綜合器發展的主要趨勢。

小數分頻鎖相環是近年來迅速崛起的一項新技術，它具有寬帶、低相位噪聲、高分辨率等優點。隨著全數字Σ-Δ調制器技術的日益成熟，大大地抑制了量化噪聲，改善了雜散指標，使得小數分頻鎖相環的工程應用成為可能。

2 系統主要指標與方案

2.1 系統主要指標

體積:50×90×16mm3

輸出頻率:6.7～7.3 GHz

頻率步進:1 MHz(或更小)

相位噪聲:≤-90 dBc/Hz@1kHz

雜散抑制:≤-70 dBc

輸出功率:≥10 dBm

捷變時間:≤1 μs

2.2 系統方案與器件選型

由以上指標分析，該系統體積小、頻率步進小、相位雜散指標高并要求頻率捷變，要滿足所有指標要求有一定的難度。

本設計采用雙小數分頻鎖相環“乒乓”工作的方案，系統方案如圖1所示，主要由功分器、小數分頻鎖相環、單刀雙擲開關組成。100MHz低相位噪聲恒溫晶振參考信號經功分器進入兩個鎖相環作為鑒相基準信號，通過FPGA控制鎖相環的鎖定頻率和單刀雙擲開關的切換來實現捷變頻微波信號的輸出。

圖1 乒乓鎖相環方案框圖

在器件選型上根據技術指標要求，綜合考慮成本、體積等因素，選擇了集成度高、體積小、功能強大的芯片。

鑒相器選用美國Hittite公司的HMC700LP4，它可以工作在小數模式、整數模式和簡單的FSK調制模式。相噪基底為-221/-226 dBc/Hz(小數/整數)，工作頻率達高達8GHz，集成有14位前置分頻器、16位整數分頻器、24位小數分頻器、鑒相器和電荷泵組成，最高參考頻率為225MHz，頻率分辨率達赫茲級，串口控制速率達50MHz，并且采用CSP技術大大縮短了環路的鎖定時間。

VCO選用美國Hittite公司的HMC507LP5，輸出頻率為6.65-7.65GHz，輸出功率為13.5dBm，二分頻輸出為3.325-3.825GHz，相位噪聲為-115dBc/Hz@100kHz，+5V供電。

單刀雙擲開關采用微波PIN管實現，體積小、隔離度高，開關速度快(可以達到50ns)，加上FPGA控制電路的延時頻率切換時間小于1μs。

3 系統性能指標分析與環路參數設計

3.1 相位噪聲與雜散分析

鎖相環的線性相位模型如圖2所示。

圖2 鎖相環線性相位模型

閉環傳遞函數:

開環傳遞函數:

誤差傳遞函數:

其中:G(s)=KdKVCOZ(s)/s為前向傳遞函數，H=1/N為后向傳遞函數。

為分析問題方便，現對環路帶寬ωc和相位裕量φp定義如下:

利用上邊的定義分析可得:

由閉環反饋理論分析可知，鎖相環對參考晶振、分頻器、鑒相器附加的相位噪聲呈低通特性，以上噪聲源統稱為帶內噪聲，而對壓控振蕩器附加的相位噪聲呈高通特性，為了兼顧這一對矛盾，選擇環路帶寬fc在兩噪聲源譜線的交叉點附近總是比較接近于最佳狀態的。

工程分析中，鑒相器產生的相位噪聲一般按下式簡單估算:

相位噪聲=(1Hz歸一化噪聲基底)+10log(鑒相頻率)+20log(N)

本方案中，小數模式下鎖相環的鑒相基底為-221dBc，以50MHz為參考，輸出7GHz估算，帶內噪聲基底約為-100dBc，滿足設計指標要求。

系統雜散主要來自于鑒相頻率雜散、鎖相環隔離雜散和Σ-Δ調制雜散。由于鑒相頻率為50MHz，遠大于環路濾波器帶寬，因此鑒相參考雜散能夠被很好的抑制，兩個鎖相環之間的隔離泄漏雜散可以通過合理的電磁兼容設計來抑制，本設計的難點是如何有效抑制Σ-Δ調制雜散，由于Σ-Δ調制雜散分布在小數頻率分量的各次諧波上，小步進應用下整數邊界頻點處一階雜散離環路帶寬很近，如何對其進行有效的抑制是環路濾波器設計的重點和難度。

3.2 環路參數設計

本設計為了滿足高雜散指標的要求，對帶外小數Σ-Δ調制雜散的抑制是環路濾波器設計的關鍵，環路帶寬的選取必須在鎖定時間、相位噪聲和帶外抑制之間折中。一般的三階環路濾波器已經無法滿足設計要求，本設計選用的環路結構如圖3所示，在三階環路的基礎上增加一級LC濾波，圖中運算放大器AD797的作用有二:一是加強隔離，二是提高VCO的控制電壓。R4、R5為比例電阻，取R4=120Ω，R5=180Ω。濾波器的傳遞函數為:

圖3 環路濾波器結構

開環傳遞函數為:

其中，T31，T41，T51定義為極點比率，該環路實際上是六階環路，無法計算準確求解所有元器件的值，本設計以極值相位裕量設計法為指導，近似計算如下:

開環相位裕量定義如下:

對上式求導，略去高此項，近似求解得:

由于是近似解，引入優化因子γ，初次設計取1即可。

令開環增益在環路帶寬處為1可求得A0。

為進一步分析問題的方便，令T31=T41=T51，求得元器件的值如下:

在以上環路濾波器參數計算的基礎上，合理設定環路帶寬、相位裕量、帶外抑制等指標，應用ADS軟件進行參數的優化仿真，最終得到的環路參數值如下:

仿真表明，環路帶寬為100kHz，相位裕量為46°，閉環帶外抑制在1MHz處達到60dB，這對帶外雜散和Σ-Δ調制器引入的高通噪聲將有較好的抑制效果。

4 硬件實現與指標測試

為了提高隔離度，雙鎖相環采用分腔設計，開關與鎖相環通過SMA連接進一步提高隔離，電源與FPGA控制信號通過15芯矩形連接器引入，整個鎖相電路如圖4所示。

圖4 鎖相環實物外形圖

該鎖相電路既有高頻電路又有低頻電路，對電路進行電磁兼容設計是十分必要的，數字電和模擬電要分開布局，高頻電路采用多點接地，印制板采用大面積接地設計。加強對電源的去耦濾波，電源走線盡量粗而短，通過在電源與地之間跨接不同容值的電容來濾除電源中的高頻分量和低頻分量，在靠近芯片管腳的地方放置0.1μF和10pF的濾波電容。

指標測量選用安捷倫公司的頻譜分析儀E4447A，以1MHz為步進，相位噪聲可以達到 -90dBc/Hz@1kHz，雜散在最差頻點處優于70dBc(整數邊界雜散)，如圖5和圖6所示。兩個鎖相環的隔離度大于80dB，跳頻時間取決于開關的切換速度，遠遠小于1μs。各項指標均達到設計指標要求。

圖5 相位噪聲測試

圖6 雜散指標測試

5 結束語

本設計采用高性能的小數分頻鎖相環芯片，通過乒乓工作方式實現了一種小步進、低相噪、低雜散的微波頻率綜合器的工程設計，各項指標均達到設計要求。如果排除VCO二分頻電路對小數調制器雜散分量的搬移作用，1MHz步進情況下雜散指標將優于80dBc。本設計是對小數分頻鎖相環工程應用的有益探索，對今后的工程設計具有重要的參考價值。

［1］Dean Banerjee.PLL Performance Simulation and Design［J］.USA National Semiconductor，2003.

［2］ 張春榮.雷達捷變頻頻率綜合器技術及跳頻時間測量［J］.火控雷達技術，2004(12):42-45.

［3］張春榮.電子設備電磁兼容設計研究［J］.火控雷達技術，2007(6):10-15.

［4］ 劉光祜.鎖相跳頻源極值相位裕量設計法［J］.電子科技大學學報，2001(12):551-554.

［5］吳恩德，王志華等.分數N頻率綜合器的雜散分析［J］.清華大學學報，2004:958-961.

［6］岳金山.分數分頻鎖相環頻率合成器的研究［D］.成都:電子科技大學，2005.