基于FPGA的數字下變頻設計

摘要：數字下變頻（Digital Down Converter or DDC）是軟件無線電的核心技術之一，本文首先介紹了數字下變頻的原理，然后主要討論了基于FPGA的數字下變頻實現結構，在Xilinx公司ISE10.1開發環境下，通過編寫Verilog程序和調用IP核相結合的方式研究了數字下變頻的FPGA實現方法，通過FPGA芯片Virtex-5 XC5VLX110T設計實現了數字下變頻器，并用Modelsim對各個模塊和整個系統進行仿真，結果表明，各個模塊和整個系統都能按要求工作，從而驗證了FPGA實現數字下變頻的正確性。

關鍵詞：數字下變頻；IP核；數字頻率合成器（DDS）；FPGA

DOI: 10.3969/j.issn.1005-5517.2012.8.008電，通常采用折衷的帶通采樣的軟件無線電結構。因此，數字下變頻技術在這種形勢下應運而生，所以研究數字下變頻技術具有非常重要的意義。

數字下變頻是軟件無線電系統的重要組成部分，主要完成對信號的混頻、濾波、抽取和整形等工作，包括數字混頻模塊和抽取濾波模塊[2]。在數字下變頻系統實現方案中，輸入的模擬中頻信號經過高速A/D采樣數字化后與數控振蕩器產生的正交本振信號進行混頻，然后再由抽取濾波模塊進行處理，以輸出低速的低頻或基帶信號。現場可編程門陣列（Field Programmable Gate

從式中可以看出半帶濾波器系數的對稱性和近一半系數為0，使得濾波運算量大大降低了，因此半帶濾波器特別適用于實時處理。由于HB濾波器的階數越低，相對帶寬越小[4]。因此，在小抽取率的情況下，應盡可能用高階的HB濾波器，以獲得盡可能大的信號帶寬。

在半帶濾波器的設計中采用的是結合Matlab的FDAtool工具箱和Xilinx FPGA設計中的IP core生成器這兩個工具，然后在ISE中通過Verilog語言進行例化處理。其具體步驟為首先在FDAtool工具箱中設計好半帶濾波器，采用凱撒窗實現，其中通帶為0.5MHz，采樣率為40MHz。在FDAtool中設計完濾波器后，將相應的系數導入Xilinx的IP核中。經過ISE的綜合后在ModelSim仿真的結果如圖5所示。從圖中可知，輸入為CIC濾波器的輸出數據，輸入經過2倍降采樣后，每10個系統時鐘周期輸出一個采

由圖7可以看出，clk為40MHz的采樣時鐘，也是系統時鐘；rst為復位信號，低電平有效；data_in為輸入的16位數據，每個系統時鐘周期輸入一個采樣數據；mix_i為混頻后的I路信號，每個系統時鐘周期各輸出一個數據；cic_i為CIC模塊輸出的I路信號，每5個系統時鐘周期各輸出一個數據；hb_i為HB模塊輸出的I路信號，每10個系統時鐘周期各輸出一個數據；I_out為FIR模塊輸出的I路信號，每10個系統時鐘周期各輸出一個數據。

本實驗設計最后在Xilinx公司ISE10.1開發環境下，選擇FPGA芯片Virtex-5系列的XC5VLX110T設計實現了數字下變頻器，經過ISE的綜合實現后，數字下變頻系統的FPGA資源利用率情況如表1，根據表中硬件資源報告可以看出，此設計占據的資源數完全在硬件的承受范圍之內。