時鐘抖動對光纖接入數字中頻系統的影響分析

摘要：本文根據光纖接入數字中頻系統的時鐘使用情況，分析了時鐘抖動對ADC和鎖相環性能影響的原理，講述了鎖相環的基本原理和相噪優化方式，最后給出采用雙環鎖相環來完成去抖和時鐘分發的解決方案。

關鍵詞：時鐘抖動；數字中頻；相位噪聲；AD9523；ADF4351

DOI: 10.3969/j.issn.1005-5517.2012.4.018

時鐘相噪對ADC性能的影響分析

一款設計好的高速ADC，它的SNR基本是確定。到底需要多小的抖動才能夠滿足系統的ADC的需求呢？如圖1所示。不同輸入頻率，在不同抖動水平下，可以達到不同的最大SNR水平。舉例，當輸入頻率為200MHz，系統時鐘抖動為200fs水平時候，可以達到SNR水平就是72dB（如圖1虛線和綠色線交叉點）。

時鐘對鎖相環的影響分析

在數字中頻系統中，參考時鐘還會提供給鎖相環作為輸入參考頻率。而鎖相環的相噪好壞會影響到接收鏈路的EVM指標。

根據鎖相環輸出的相噪（抖動）水平和輸出頻率，可以通過下圖2的過程計算其對系統EVM的影響水平。因此我們可以得出結論：參考時鐘相噪影響鎖相環近端相噪，鎖相環近端相噪影響系統接收機的EVM指標。

AD9523實例用低環路濾波器去抖

如圖3所示，AD9523在設計中使用了兩個鎖相環，第一個PLL接外部的參考時鐘（光口恢復的），它采取非常低的低通濾波器設置（10Hz~100Hz）。它可以將參考時鐘近端相噪很好地濾除，而PLL外接的VCXO可以提供很好的近端相噪，這樣保證不會因為低通濾波器頻率低而將VXCO的近端噪聲抬高（注意，這里對于VXCO來說低通濾波器變為高通濾波響應）。這樣第一個PLL就可以將參考時鐘近端相噪很好地抑制。而第二個鎖相環采用高頻率VCO（3600MHz到4000MHz）和70MHz的鑒相頻率。這樣可以降低噪聲頻率增益的同時，獲取更多的頻率組合（系統中有時需要不同頻率的工作時鐘，VCO需要工作在它們的最小公倍數的整數倍）。全文請見：http:// www.eepw.com.cn/article/130445. htm

參考文獻：

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[2] Brad Brannon， Bill Schoield， Yang Ming. AN-0974: TD-SCMA多載波系統可行性研究

[3] CN-0134寬帶低EVM直接變頻發射機