使用時鐘周期約束的優(yōu)勢

摘要：通過賽靈思ISE及工具行為方式深入了解TS_clk約束，在FPGA設(shè)計方案中獲得高效率時序收斂。

關(guān)鍵詞：FPGA；時鐘周期；TS_clk

DOI: 10.3969/j.issn.1005-5517.2012.4.008

設(shè)計工具中部署的布局布線算法。因此，不同版本的時序結(jié)果可能有所差別。

與布局布線具有高度確定性的ASIC不同，F(xiàn)PGA布局布線算法具有啟發(fā)式特性。這很容易理解，因為FPGA的性質(zhì)所決定，隨機邏輯必須映射到具有固定組件及路由資源的固定硬件架構(gòu)上。

FPGA布局布線是一種NP完整性問題——其中沒有找到解決方案的高效率方法。對這種問題而言，沒有已知的多項式時間算法能提供準確的或最佳的解決方案。因此，解決這種問題就要根據(jù)偽隨機過程采用啟發(fā)式或者某些接近或相似的方法。

此外，這些算法的運行時間可隨輸入量的增長快速變化，就像我們很多人經(jīng)歷的大型FPGA設(shè)計一樣。這是NP完整性問題的基本方面，因此結(jié)果的質(zhì)量很大程度上取決于所用啟發(fā)式或所部署近似方法的類型。