基于SPU的雷達(dá)信號(hào)處理技術(shù)

王曉華

（船舶重工集團(tuán)公司723所，揚(yáng)州 225001）

0 引 言

雷達(dá)技術(shù)的迅速發(fā)展對(duì)其測(cè)距精度和測(cè)速精度提出了越來(lái)越高的要求，測(cè)距精度和距離分辨力取決于信號(hào)的頻率結(jié)構(gòu)，提高測(cè)距精度和距離分辨力，要求信號(hào)具有大的帶寬。而測(cè)速精度主要取決于信號(hào)的時(shí)間結(jié)構(gòu)，為了改善速度分辨力，信號(hào)必須有大的時(shí)寬［1］。雷達(dá)發(fā)現(xiàn)能力、測(cè)量精度和分辨力等因素要求具有大時(shí)寬、帶寬乘積的脈沖壓縮信號(hào)完成正常及動(dòng)目標(biāo)檢測(cè)功能，這對(duì)信號(hào)處理硬件平臺(tái)和軟件設(shè)計(jì)提出了苛刻的要求。

近年來(lái)，隨著超大規(guī)模集成電路技術(shù)迅猛發(fā)展以及數(shù)字技術(shù)的日益成熟，雷達(dá)數(shù)字信號(hào)處理由視頻向中頻乃至更高頻率邁進(jìn)。尤其是數(shù)據(jù)處理能力不斷增強(qiáng)、性能指標(biāo)不斷提高的數(shù)字信號(hào)處理器（DSP）相繼出現(xiàn)，以及超大規(guī)模可編程邏輯陣列（FPGA）的問(wèn)世，為雷達(dá)信號(hào)處理數(shù)字化、軟件化實(shí)現(xiàn)提供了充分的條件和有力的工具。DSP本身性能的提高使得雷達(dá)信號(hào)處理設(shè)計(jì)更為靈活，而采用FPGA設(shè)計(jì)使得雷達(dá)信號(hào)處理速度大大提高，兩者既密切結(jié)合又相互獨(dú)立。

本文的設(shè)計(jì)基于SPU電路板硬件平臺(tái)，載板集成2片TMS320C6455DSP和1片EP2S90FPGA以及雙口隨機(jī)存儲(chǔ)器（RAM）和其他外圍接口，子板由4片模數(shù)轉(zhuǎn)換采集芯片和1片EP2S90構(gòu)成，子板與載板之間通過(guò)32位并行數(shù)據(jù)以及8對(duì)低壓差分信號(hào)（LVDS）傳輸。

1 基于SPU板雷達(dá)信號(hào)處理構(gòu)架

SPU板構(gòu)架框圖如圖1所示。

圖1 SPU板構(gòu)架框圖

本文信號(hào)處理采用1塊通用四通道中頻采集子板和1塊通用信號(hào)處理平臺(tái)SPU作為主要硬件平臺(tái)，該平臺(tái)具有超大規(guī)模的FPGA、快速先進(jìn)的DSP以及大容量的存儲(chǔ)器，對(duì)于完成實(shí)時(shí)性要求較高的信號(hào)處理，具有較好的適應(yīng)能力和靈活性。SPU板為一塊雙DSP、單FPGA的載板（以下簡(jiǎn)稱載板），載板上可棧接一塊多路采集子板，本分機(jī)設(shè)計(jì)采用一塊通用四通道中頻采集子板（以下簡(jiǎn)稱子板），該子板上有4路模數(shù)轉(zhuǎn)換器（ADC）和1片超大規(guī)模的FPGA，以滿足多通道同時(shí)采集、數(shù)字下變頻等功能的資源要求。SPU板用以實(shí)現(xiàn)各種動(dòng)目標(biāo)處理、正常以及恒虛警處理等功能。

2 實(shí)時(shí)信號(hào)處理實(shí)現(xiàn)

2.1 信號(hào)數(shù)字中頻接收

雷達(dá)信號(hào)中頻數(shù)字接收功能（如圖2所示）在SPU子板實(shí)現(xiàn)，主要完成中頻信號(hào)數(shù)字采樣以及數(shù)字下變頻處理，數(shù)字下變頻由數(shù)控振蕩器（NCO）、數(shù)字混頻器、有限持續(xù)時(shí)間沖激響應(yīng)（FIR）低通濾波器及抽取器等構(gòu)成，數(shù)字下變頻功能均在FPGA內(nèi)實(shí)現(xiàn)。采用相參80 MHz時(shí)鐘對(duì)中頻60 MHz信號(hào)進(jìn)行欠采樣，由于信號(hào)帶寬較寬，因此后級(jí)的變頻濾波采用高階復(fù)數(shù)低通濾波器實(shí)現(xiàn)。子板4路ADC和1塊FPGA可以同時(shí)完成信號(hào)采集、數(shù)字下變頻、脈壓和抗異步等功能的資源要求。

2.2 脈沖壓縮系統(tǒng)實(shí)現(xiàn)

脈沖壓縮的主要功能是對(duì)回波作匹配濾波壓縮處理以恢復(fù)距離分辨力和提高信噪比。脈沖壓縮能讓雷達(dá)系統(tǒng)發(fā)射寬度相對(duì)較寬而峰值功率相對(duì)較低的脈沖，但可獲得和窄脈沖、高峰值功率系統(tǒng)一樣的距離分辨率的探測(cè)性能［2］。

圖2 中頻數(shù)字接收功能框圖

數(shù)字脈沖壓縮的工程實(shí)現(xiàn)有2種方法：時(shí)域的卷積法和頻域的快速傅里葉變換（FFT）法。由于早期硬件的約束，使時(shí)域的卷積法無(wú)法實(shí)現(xiàn)，多采用頻域的FFT實(shí)現(xiàn)方法，利用FFT的算法優(yōu)勢(shì)，以較少的資源實(shí)現(xiàn)大時(shí)寬信號(hào)的數(shù)字壓縮，但必須先對(duì)信號(hào)進(jìn)行FFT變換、加權(quán)，然后進(jìn)行反FFT變換，其間信號(hào)的緩沖、FFT點(diǎn)數(shù)的選取、時(shí)序的控制等相對(duì)復(fù)雜。

隨著硬件技術(shù)的高速發(fā)展，采用時(shí)域卷積法成為可能，將多種時(shí)寬信號(hào)時(shí)寬擴(kuò)展為最長(zhǎng)的一種，以等階數(shù)的FIR濾波器來(lái)設(shè)計(jì)硬件，雖然耗費(fèi)芯片資源比較多，但帶來(lái)的好處是對(duì)雷達(dá)波形的設(shè)計(jì)不受時(shí)寬限制，脈沖壓縮匹配濾波器實(shí)現(xiàn)如圖3所示。

圖3 時(shí)域卷積濾波器結(jié)構(gòu)圖

由于本系統(tǒng)最長(zhǎng)碼型64μs，信號(hào)進(jìn)行脈壓時(shí)是低速（5 MHz）流水進(jìn)行，濾波器階數(shù)為320階，即需要1 280個(gè)16×16乘法器，而目前最新FPGA也無(wú)法提供如此多乘法器資源，因此采用多路復(fù)用乘法器提高其速率，減少資源。若乘法器速度提高到80 M，即是原來(lái)結(jié)構(gòu)速率的16倍，則濾波器所需的乘法器減少16倍，資源利用效率顯著改善。設(shè)計(jì)改進(jìn)濾波器結(jié)構(gòu)如圖4所示［3］。

圖4 改進(jìn)濾波器結(jié)構(gòu)圖

2.3 動(dòng)目標(biāo)檢測(cè)

動(dòng)目標(biāo)檢測(cè)（MTD）是雷達(dá)信號(hào)處理的一個(gè)重要功能，即從運(yùn)動(dòng)目標(biāo)回波和雜波中提取運(yùn)動(dòng)目標(biāo)，抑制固定雜波。動(dòng)目標(biāo)檢測(cè)的主要方法是應(yīng)用FFT算法。搜索雷達(dá)的8／16點(diǎn)FFT是單滑動(dòng)的，必須在一個(gè)距離單元時(shí)間0.2μs內(nèi)完成8／16點(diǎn)FFT。C6455DSP（目前市場(chǎng)上主流產(chǎn)品），1 G主頻，使用TI公司提供的優(yōu)化算法，不計(jì)算數(shù)據(jù)存取讀寫時(shí)間，完成一次16點(diǎn)FFT需3.48μs，不能滿足系 統(tǒng) 需 求，因 此 采 用 FPGA 實(shí) 現(xiàn) 8／16／32點(diǎn)FFT。

Altera公司提供FFT核，但不是免費(fèi)使用的，且一些電路設(shè)計(jì)受限。通過(guò)自行設(shè)計(jì)的FFT模塊實(shí)現(xiàn)，F(xiàn)FT的FPGA實(shí)現(xiàn)通常有2種方法：一種是并行流水結(jié)構(gòu)，以16點(diǎn)FFT為例，輸入16路數(shù)據(jù)同時(shí)并行完成加窗、蝶形等運(yùn)算，其優(yōu)點(diǎn)是計(jì)算速度快、數(shù)據(jù)吞吐率大，缺點(diǎn)是占用資源太多；另一種是串行結(jié)構(gòu)，其加窗、蝶形等運(yùn)算按時(shí)鐘節(jié)拍串行完成，最大優(yōu)點(diǎn)是資源利用率高，同樣單一16點(diǎn)FFT邏輯資源是并行方式的1／5，DSPblock資源是并行方式的1／3，運(yùn)算速率、動(dòng)態(tài)范圍等指標(biāo)均能滿足系統(tǒng)要求。8／16／32點(diǎn)串行FFT變換的FPGA實(shí)現(xiàn)如圖5所示，F(xiàn)PGA芯片使用的是EP2s90，該芯片具有豐富的邏輯、乘法器、隨機(jī)存儲(chǔ)器（RAM）等資源。完成8／16／32點(diǎn)FFT變換所用乘法器32×32位的共12個(gè)，占資源25%；存儲(chǔ)器M512共25個(gè)，占資源5%；自適應(yīng)查找表（ALUT）約1 000個(gè)，占資源不到1%；整個(gè)模塊因系統(tǒng)需大動(dòng)態(tài)范圍采用32×32位的乘法器，占用較多乘法器資源，運(yùn)行速率可達(dá)250 MHz。

圖5 串行8／16／32點(diǎn)FFT變換的FPGA實(shí)現(xiàn)框圖

2.4 非相參積累模塊

非相參積累的主要功能是完成方位向回波幅度的滑動(dòng)積累，提高信噪比，積累結(jié)果輸出作為背景輸出，積累結(jié)果恒虛警處理后作為正常視頻，受動(dòng)顯／正常視頻選擇控制輸出。

非相參積累在SPU處理板的DSP內(nèi)實(shí)現(xiàn)（如圖6所示），再將經(jīng)脈壓處理后的回波數(shù)據(jù)按時(shí)間順序存入到雙口RAM中，DSP將根據(jù)脈壓后的數(shù)據(jù)讀入片內(nèi)緩存，根據(jù)不同積累點(diǎn)數(shù)選擇不同的積累窗長(zhǎng)，執(zhí)行相應(yīng)的積累程序。

其特征在于：由DSP和FPGA互相配合實(shí)現(xiàn)非相參處理；在FPGA中斷請(qǐng)求下，數(shù)據(jù)通過(guò)外部存儲(chǔ)器接口（EMIF）總線完成FPGA與直接存儲(chǔ)器存取（DMA）之間傳輸，DMA再傳輸給DSP的內(nèi)部隨機(jī)存儲(chǔ)器（IRAM），由CPU完成變點(diǎn)數(shù)積累。

使用DMA提高了數(shù)據(jù)傳輸?shù)乃俾屎屯掏侣剩覀鬏斶^(guò)程不占用CPU資源；同時(shí)利用DSP設(shè)計(jì)模式多變、運(yùn)算功能復(fù)雜的模塊，而FPGA設(shè)計(jì)功能相對(duì)單一、實(shí)時(shí)性要求高的模塊，通過(guò)DSP、FPGA資源合理應(yīng)用、互相取長(zhǎng)補(bǔ)短完成雷達(dá)信號(hào)處理等各種功能。

圖6 非相參積累實(shí)現(xiàn)框圖

3 結(jié)束語(yǔ)

本文采用SPU信號(hào)處理硬件平臺(tái)實(shí)現(xiàn)雷達(dá)信號(hào)處理功能，根據(jù)某雷達(dá)系統(tǒng)應(yīng)用表明該平臺(tái)實(shí)時(shí)處理能力強(qiáng)，通用性高，且減少了信號(hào)處理硬件設(shè)備量。

［1］林茂庸，柯有安.雷達(dá)信號(hào)理論［M］.北京：國(guó)防工業(yè)出版社，1984.

［2］王希勤.近程低空雷達(dá)數(shù)字信號(hào)處理系統(tǒng)幾個(gè)關(guān)鍵技術(shù)問(wèn)題的研究與實(shí)現(xiàn)［D］.北京：清華大學(xué)，1996.

［3］王曉華.基于FPGA的多波形脈沖壓縮系統(tǒng)研究與實(shí)現(xiàn)［A］.中國(guó)電子學(xué)會(huì)電子對(duì)抗分會(huì)第十五屆學(xué)術(shù)年會(huì)論文集［C］.揚(yáng)州，2007：526－530.