一種S波段噪聲干擾激勵源設(shè)計(jì)方法

羅 杰，陳 林

（1.船舶重工集團(tuán)公司723所，揚(yáng)州 225001；2.池州學(xué)院，池洲 247000）

0 引 言

隨著科技的發(fā)展，雷達(dá)干擾和抗干擾技術(shù)就如矛和盾一樣，在不斷迅速地向前發(fā)展著，干擾的樣式越來越多，相應(yīng)的抗干擾樣式也越來越多、越來越復(fù)雜［1］?，F(xiàn)在的電子對抗中，針對雷達(dá)設(shè)備的干擾手段也變化多端，雷達(dá)干擾是用電子方法破壞對方雷達(dá)的正常工作，使雷達(dá)不能正確探測和跟蹤真正的目標(biāo)。為了提高雷達(dá)的抗干擾性能，雷達(dá)在生產(chǎn)和使用中都需要采取各種措施來檢驗(yàn)雷達(dá)的抗干擾能力。基于此，針對雷達(dá)的干擾裝置也在不斷衍生。而作為其中的代表，噪聲干擾是一種重要的電子干擾技術(shù)，廣泛應(yīng)用于對雷達(dá)、通信網(wǎng)絡(luò)等進(jìn)行壓制性干擾。噪聲干擾通常分為瞄準(zhǔn)式、阻塞式和掃頻式3種類型，噪聲波形主要包括直接噪聲、噪聲調(diào)頻和噪聲調(diào)相，噪聲波形通常由噪聲干擾激勵源產(chǎn)生。

本文提出了一種S波段噪聲干擾激勵源的設(shè)計(jì)方法，從功能、組成以及工作原理等方面做出了闡述。

1 噪聲干擾激勵源介紹

噪聲干擾激勵源作為一種干擾裝置，其主要優(yōu)點(diǎn)是需要了解敵方雷達(dá)的信息很少，噪聲干擾機(jī)不需要詳細(xì)了解雷達(dá)的信號特征和處理信號的環(huán)節(jié)，只需要知道雷達(dá)的工作頻率，干擾設(shè)備比較簡單，對傳統(tǒng)雷達(dá)目標(biāo)檢測系統(tǒng)的干擾效果好。

噪聲干擾的主要缺點(diǎn)是：對于脈沖多普勒（PD）雷達(dá)來說，噪聲很容易被雷達(dá)相干處理，使其不能達(dá)到有效干擾的目的；且壓制性干擾信號從雷達(dá)的主瓣進(jìn)入時，干擾機(jī)的方向易被暴露；同時若雷達(dá)采用一些先進(jìn)技術(shù)如超低旁瓣天線、相干旁瓣對消器或旁瓣匿影器等，就會使得噪聲干擾相對失效［2］。

1.1 噪聲源功能

本文所設(shè)計(jì)的噪聲源，其工作頻率為2.7～3.2 GHz，可以產(chǎn)生窄帶瞄準(zhǔn)噪聲、寬帶阻塞噪聲、掃頻噪聲等噪聲信號，要求噪聲分布函數(shù)為高斯、均勻等概率分布。

1.2 噪聲源實(shí)現(xiàn)原理

噪聲干擾激勵源中噪聲的產(chǎn)生可以有很多途徑，可以通過噪聲管、數(shù)字調(diào)諧振蕩器（DTO）、壓控振蕩器（VCO）以及直接數(shù)字合成器（DDS）等多種方法來實(shí)現(xiàn)。采用噪聲管來產(chǎn)生噪聲，其噪聲密度較高，但其工作帶寬不夠；采用DTO以及VCO來產(chǎn)生噪聲，有頻率準(zhǔn)確度不夠、頻率隨溫度漂移等缺點(diǎn)。隨著DDS器件的發(fā)展和成熟，現(xiàn)今大多采用DDS來產(chǎn)生噪聲干擾信號。

本文所介紹的噪聲干擾源以DDS為核心，由FPGA通過串口接收外部控制計(jì)算機(jī)的命令，產(chǎn)生DDS的頻率控制字，通過在FPGA中產(chǎn)生噪聲數(shù)據(jù)，從而產(chǎn)生各種干擾信號，其原理如圖1所示。

圖1 噪聲模擬器實(shí)現(xiàn)原理圖

1.3 主要性能指標(biāo)

頻率范圍：2.7～3.2 GHz；瞄準(zhǔn)噪聲帶寬：10 k Hz～50 MHz，步長10 k Hz；阻塞噪聲帶寬：50～500 MHz，步長50 MHz；掃頻噪聲帶寬：50～500 MHz，步長50 MHz；調(diào)制方式：調(diào)頻、調(diào)相；諧波／雜散：優(yōu)于50 d Bc；輸出功率：≥10 d Bm。

2 設(shè)計(jì)方法

噪聲干擾激勵源的設(shè)計(jì)包括時鐘電路設(shè)計(jì)、DDS模塊設(shè)計(jì)、噪聲數(shù)據(jù)產(chǎn)生、DDS＋變頻電路設(shè)計(jì)，下面分別進(jìn)行相應(yīng)介紹。

2.1 時鐘電路的設(shè)計(jì)

噪聲源中噪聲產(chǎn)生模塊的數(shù)模轉(zhuǎn)換（DAC）采樣率為2 GHz，采用ADI公司的AD9516時鐘芯片為外部時鐘源，用于控制DAC的采樣頻率，以保證系統(tǒng)時鐘統(tǒng)一。其控制電路圖如圖2所示。

由于AD9739的時鐘輸入是高壓差分信號（HVDS）格式，時鐘管理器AD9516輸出后需經(jīng)過低壓偽發(fā)射極耦合邏輯（LVPECL）→HVDS的轉(zhuǎn)換，故選擇芯片為ADCLK914。

2.2 DDS模塊設(shè)計(jì)

DDS采用ADI公司的AD9737實(shí)現(xiàn)。AD9737的最高轉(zhuǎn)換速率可達(dá)2.5 GHz，轉(zhuǎn)換數(shù)據(jù)位可達(dá)14 bit，同時可對高達(dá)3.6 GHz的信號進(jìn)行直接數(shù)字頻率合成（DDS）。由于噪聲源中需要DDS輸出的最高頻率為800 MHz，故需要在電路中增加平衡變壓器設(shè)計(jì)。AD9739在2 GHz轉(zhuǎn)換輸出800 MHz時，其雜散優(yōu)于50 d Bc。本模擬器設(shè)計(jì)中需要DDS的輸出頻率范圍為300～800 MHz。

噪聲源信號產(chǎn)生主要由AD9739、現(xiàn)場可編程門陣列（FPGA）、可擦除可編程只讀存儲器（EPROM）等組成。EPROM 用于接收雙口隨機(jī)存儲器（RAM）下載所需產(chǎn)生的各種噪聲信號數(shù)據(jù)并存儲，根據(jù)外部控制信號選擇相應(yīng)的頻率數(shù)據(jù)送FPGA，F(xiàn)PGA將頻率數(shù)據(jù)轉(zhuǎn)換成AD9739所需的格式，以一定時序下載給AD9739芯片。AD9739在FPGA的控制下產(chǎn)生各種需要的噪聲信號。

2.3 噪聲數(shù)據(jù)產(chǎn)生

噪聲源的函數(shù)分布服從高斯和均勻分布，高斯分布和均勻分布的隨機(jī)噪聲數(shù)據(jù)在MATLAB下產(chǎn)生，生成的數(shù)據(jù)以文件的方式保存在FPGA軟件中，F(xiàn)PGA處理器根據(jù)輸出的帶寬，確定噪聲干擾的系數(shù)，將隨機(jī)數(shù)寫入FPGA中，再實(shí)施干擾，其數(shù)據(jù)仿真結(jié)果如圖3、圖4所示。

圖3 均勻噪聲數(shù)據(jù)

產(chǎn)生高斯分布和均勻分布隨機(jī)噪聲數(shù)據(jù)的程序如下：

圖4 高斯噪聲數(shù)據(jù)

2.4 DDS＋變頻網(wǎng)絡(luò)的設(shè)計(jì)

由于最終需要設(shè)計(jì)的噪聲源為S波段，工作頻率為2.7～3.2 GHz，而AD9739所產(chǎn)生的信號頻率較低，故需要將DDS輸出的信號進(jìn)行變頻。變頻網(wǎng)絡(luò)的設(shè)計(jì)是重要環(huán)節(jié)，在本方法中選擇1次變頻完成頻率搬移，選擇的本振信號頻率為3.5 GHz，通過混頻產(chǎn)生2.7～3.2 GHz的信號。為了盡量減少混頻過程中所產(chǎn)生的交調(diào)信號，混頻器的選擇直接影響噪聲源的指標(biāo)，在此需要選擇高IP3的混頻器。在選擇混頻器的時候，應(yīng)該進(jìn)行混頻分析，針對分析結(jié)果選擇相應(yīng)適合的混頻器。以本方案為例，本變頻方案中，會有1LO－2RF、1LO－3RF等組合分量在2.7～3.2 GHz頻帶內(nèi)，所以選擇的混頻器需要對這些組合分量有很好的抑制，本噪聲源的變頻網(wǎng)絡(luò)原理如圖5所示。

圖5 噪聲源變頻網(wǎng)絡(luò)原理圖

變頻網(wǎng)絡(luò)中帶通濾波器完成對帶外信號組合分量的抑制，保證信號的雜散指標(biāo)；放大器主要彌補(bǔ)混頻器以及濾波器的插損；后級低通濾波器主要是對放大器輸出信號的諧波進(jìn)行抑制，通過2次濾波，保證信號的雜散水平。噪聲源在2.7 GHz，3.2 GHz 2個頻點(diǎn)輸出的噪聲頻譜如圖6所示，設(shè)定的噪聲帶寬為10 MHz，通過測試，噪聲源的信號頻譜干凈，分布服從高斯分布。

圖6 2.7 GHz與3.2 GHz噪聲輸出頻譜圖

3 結(jié)束語

文章針對S波段噪聲源的功能、原理以及設(shè)計(jì)的主要方法做出了較為詳細(xì)的闡述、通過本文介紹方法所設(shè)計(jì)的噪聲源已成功用于某型干擾模擬設(shè)備，通過對實(shí)體雷達(dá)進(jìn)行干擾，干擾效果有效。這種噪聲源既可用于雷達(dá)和通信干擾設(shè)備，也可用于干擾檢驗(yàn)電子設(shè)備的抗干擾性能。

［1］陳相麟.雷達(dá)試驗(yàn)［M］.北京：國防工業(yè)出版社，2004.

［2］文富忠.一種有效的雷達(dá)噪聲干擾技術(shù)［J］.電訊技術(shù)，2003（6）：47－50.