基于FPGA的高速采樣單元實現

王 健

(1.西安電子科技大學通信工程學院，陜西西安710071;2.河北遠東通信系統工程有限公司產品制造部，河北石家莊 050081)

基于FPGA的高速采樣單元實現

王 健1，2

(1.西安電子科技大學通信工程學院，陜西西安710071;2.河北遠東通信系統工程有限公司產品制造部，河北石家莊 050081)

介紹了一種基于FPGA的高速采樣單元硬件實現，包括數據采集器周邊電路設計、高速數據傳輸方法和設計要點、運算處理單元設計、總線控制設計和VHDL程序編寫框架。將信號進行樣式轉換，由采樣器轉換并通過可編程門陣列FPGA進行處理并存儲，再由系統進行控制完成整個采樣單元的數據傳輸。

數據采集器;FPGA;VHDL;DSP

針對基于某電磁環境的模擬設備，該設備通過使用多個高速采樣單元，圓滿完成了系統對某些信號的實時采集、處理。由于該采樣單元具有的穩定性高、采樣指標好等特點，相繼應用于多個系統中，完成了不同系統對數據采集處理的要求。

設計選用10 bit最高達1.5 Gsample/s的高速采樣器進行數據采集，其動態可達50 dBc;該環境模擬系統采用3塊高速采樣單元完成整體信號同步采集工作。模擬信號在數字板卡上的傳輸是該板卡的設計難點，該高速采樣單元使用差分信號輸入采樣器來實現信號的高速、抗干擾傳輸。運算單元的加入使該板卡能夠完成一定的數據運算。

1 高速采樣單元系統構成

高速采樣單元由采樣、數據處理、高速數據傳輸、運算和傳輸控制系統組成。采樣系統由射頻轉換系統、采樣器、外圍控制電路組成。數據處理系統由可編程門陣列FPGA和其外圍電路組成。高速數據傳輸系統由兩片FPGA用LVDS差分信號完成數據的高速傳輸。運算系統由DSP芯片和外圍控制電路組成。傳輸控制電路由FPGA和計算機總線接口電路組成。

1.1 主要芯片選擇

1.1.1 采樣器芯片AT84AS003

采樣芯片選取Analog Device公司的AT84AS003，該芯片采樣率最可達1.5 Gsample/s、采樣位寬10 bit;動態范圍達52 dBc;4路10位LVDS差分信號輸出;每一路有單獨時鐘配合。該芯片供電電壓分模擬(－5 V，3.3 V，－2.2 V)和數字供電(3.3 V，2.5 V)。高速度、高精度、高穩定性是本方案選用其作為數據采集系統采樣器的主要原因。

1.1.2 數據處理器

美國Xilinx公司的Virtex－5系列芯片，該系列芯片相比上一代優化了串行I/O的高性能邏輯部分;其提供的RocketIO 收發器能提供100 Mbit·s－1～3.2 Gbit·s－1的高速串行連接器和最高到1.25 Gbit·s－1的LVDS差分信號;65 nm的工藝保證其可集成更多的邏輯門，降低芯片的整體功耗;更低的核壓(1.0 V)保證其功耗相對上一代有大幅度降低。

1.1.3 運算處理器

運算處理器選用美國TI公司的TMS320C6713處理器;該運算處理器可以在225 MHz的工作頻率下提供每秒百萬浮點運算，2級緩存構架能夠支持強勁多樣的外部設備;一級緩存分4 kB程序緩存和4 kB數據緩存，二級緩存是一個256 kB共享緩存;豐富的外設接口是選其作為運算處理的重要原因之一，其端口包括2個多聲道音頻串行端口，兩個多通道緩沖串行端口，一個專用輸入輸出模塊和外部存儲接口無縫連接SDRAM。

1.1.4 數據傳輸

和計算機的數據傳輸選用PCI總線傳輸方式進行，其選用的芯片為PLX9054，該芯片為一款32 bit 33 MHz的總線接口芯片，突發傳輸速率可達132 MByte·s－1。雙DMA通道是本方案選用其作為數據傳輸，系統控制的主要原因。

1.2 整體電路設計

1.2.1 信號流程圖

圖1 信號流程圖

該高速采樣單元由系統提供采樣時鐘和信號，2路時鐘、2路信號完成單板1.5 Gsample/s同步采樣。數據處理單元完成對信號的FFT運算和存儲，通過兩個FPGA之間的高速數據傳輸，可實現單板的數據綜合處理，DSP處理器可根據系統指令完成數據的運算;PCI總線接口傳輸信號和采樣數據，完成系統對板卡的功能要求。

1.2.2 硬件設計

該板卡選用兩路采樣器，通過數據接口控制實現同步采樣;對于該板卡的控制可由預置好的控制單元進行控制，也可通過計算機PCI總線進行控制;該控制單元可實現數據的DMA傳輸;采樣模式控制，使采樣器工作在不同的模式下，采樣器有如下控制端口:BIST:自動檢測功能，10 kΩ電阻接地;ASYNRST:同步復位，需配合DRRB，2條件需要連接到FPGA以便實現復位需求，線要等長。上拉和下拉電阻要盡量靠近采樣器，連接方式如圖2所示;PGEB:采樣器樣式控制器，0 Ω電阻接－5 V;SDA:采樣延時調整控制，10 kΩ電阻接地;GA:采樣增益調整;B/BG:0 Ω電阻接－5 V;SLEEP:10 kΩ電阻接地;STAGG:輸出模式選擇，10 kΩ電阻接地。

圖2 上拉和下拉電阻連接方式

通過圖2電路，可實現多個采樣器的同步工作，拓展了采樣的精度，完成該系統對實時環境信號的采集工作;該設計要點在同步控制上，2個復位信號的電壓有電阻進行匹配，通過FPGA控制。數據輸出要等長，如果選用多個采樣器進行采樣，需要所有輸出信號線等長。

采樣器時鐘的輸入決定了該采樣器的工作頻率(150 Msample/s～1.5 Gsample/s)。對于采樣器信號和時鐘的選擇方式上，選用模擬轉差分電路進行匹配，既不影響數字信號，也提高了高頻信號在數字板的穩定度;時鐘設計電路如圖3所示。

圖3 時鐘設計電路

采樣器工作前要給一個復位信號。在相關電路匹配正常情況下完成采樣。采樣器正常工作應注意以下幾點:(1)選用3種模擬電壓進行供電，分別為－5 V、－2.2 V、3.3 V;其中 －5 V工作電流在 660 mA、－2.2 V工作在200 mA、3.3 V工作在100 mA。(2)較高的功率造成該芯片有高發熱量，需要大功率散熱器或整體散熱器對其進行散熱。(3)為了防止信號的干擾，采樣板選用分割地的方式對板卡進行布局，AGND和GND要有多個點進行連接，既保證了地的隔離又不影響地的相對電壓值。

存儲器部分是決定存儲采樣時間的模塊，由于FPGA內部集成的RAM不能長時間的存儲數據，為快速長時間的存儲數據，需要擴展外部存儲空間，方案選擇了DDR2顆粒(MT47H128M16)作為該部件的擴展存儲單元:A＜0:15＞地址和BA＜0:2＞接上拉電阻;DATA＜0:15＞串聯電阻進行匹配阻抗連接到FPGA;控制管腳 CAS、RAS、WE、CS接上拉電阻;DQS、CK 要以差分對形式接入FPGA，其中DQS要求接到FPGA的局域時鐘上，時鐘CK要求接上拉電阻CKE和ODT信號要接下拉電阻。同樣的連接方式可以擴展多片存儲器，對于數據要求每片單獨放在一個bank里，如果放不下可以放在2個bank里，但要求DQS信號和數據在一個bank里面。

圖4 存儲模塊

數據處理單元是對采樣器傳輸過來的離散數字信號進行處理，在FPGA對采樣器送來的信號進行FFT運算，程序首先將采樣器轉換的差分信號在FPGA內部轉換為單端信號，然后通過IDDR把信號轉換成SDR模式的信號方便處理，最后用FPGA進行FFT處理并存儲備用。

處理器采用并行數據傳輸，由于2片FPGA緊鄰擺放，可以實現高位寬、高速度的數據傳輸，該采樣單元設計成64 bit的數據、2路全局時鐘來完成數據的高速傳輸。為保證傳輸速度穩定快速，這64對LVDS信號差分線要實行等長處理，每8 bit一組，每組的兩端要保證在一個bank里面，如想分位控制，可以實現每組配備2個時鐘信號分別進2個FPGA的CC管腳上。整體在2對信號分別接在2個FPGA的GC管腳上。每對差分線在其信號輸入端要接100 Ω的匹配阻抗。在完成以上的硬件設計之后2個FPGA可實現高速數據傳輸。

板卡的FPGA配置電路設計，可由第3片控制芯片完成，方案采用總線加載方式進行配置設計，其配置管腳如圖4所示，M0、M1、M2為控制加載方式的管腳，其配置為1－1－0。

由1 400 AN控制2片V5的FPGA加載，可根據自己的需求來配置M0－2實現不同的加載方式。文中采樣程序固化到PROM里，實現上電加載程序。配合V5系列的FPGA外接PROM選用XCF32PVOG48C。

DSP設計上選用TMS320C6713連接一片FPGA進行數據運算;DSP外接一片MT48LC4M32芯片作為外接存儲單元其原件如圖5所示。32位數據和總線要DSP、FPGA共用，設計時注意總線上匹配的排阻要靠近DSP端，排阻要保持一定距離以便后期調試，檢測電路是使用復位電路設計選用板載開關接上拉(3.3 V)電阻進行控制，同時要把該復位端口也連接到FPGA上，方便系統對其進行控制，Flash的地址端A＜0:19＞連接到總線地址的＜2:21＞。Flash的數據位D＜0:16＞連接到DSP數據總線的低16位上，其余控制端OE、WE、CE、WP、RST按數據手冊連接到DSP的專用控制管腳上，來實現自動加載程序。

圖5 外接存儲單元

3 結束語

采樣器的選擇直接關系到整個板卡的信號采集效果，同步功能是該板卡的特點之一，通過板間同步的LVDS差分信號，可實現塊板卡同步采樣，為后續數字處理提供更多的信息，板載DSP處理器可單獨完成對信號的處理。該采樣器具備了高速、高位寬等特點，可完全勝任模擬信號的數字化處理。實際制作中3塊該板卡可實現6個采樣器同步采樣，有效快速地響應系統要求。

［1］侯伯亨，顧新.VHDL硬件描述語言與數字邏輯電路設計［M］.西安:西安電子科技大學出版社，2006.

［2］胡廣書.數字信號處理［M］.2版.北京:清華大學出版社，2003.

［3］樊昌信，張甫翊，徐炳祥，等.通信原理［M］.5版.北京:國防工業出版社，2007.

［4］王超，黃顯高.高速數據采集系統的電源設計［J］.西安郵電學院學報，2009(9):55－58.

Implementation of Signal Sampling with FPGA

WANG Jian1，2
(1.School of Telecommunications Engineering，Xidian University，Xi'an 710071，China;2.Manufacturing Division ，54 Institute of China Electronics Technology Group Corporation，Shijiazhuang 050081，China)

A high-speed sampling unit hardware realization based on FPGA is proposed，including the circuit design of data acquisition;the approach of high speed data transmission;the design of operational processor system and bus control system，and the VHDL program framework.The signal types are transformed by the sampler and then processed and stored with programmable gate arrays FPGA.Finally，the data of the sample unit is transmitted under the control of the whole system.

data acquisition;FPGA;VHDL;DSP

TP274+.2

A

1007－7820(2012)08－049－04

2012-03-25

王健(1982—)，男，助理工程師。研究方向:軍用電子技術。