基于FPGA的數字信號傳輸性能分析儀

孫 盼，姚佳毅，林閱斌

(山東大學信息科學與工程學院，山東濟南 250000)

基于FPGA的數字信號傳輸性能分析儀

孫 盼，姚佳毅，林閱斌

(山東大學信息科學與工程學院，山東濟南 250000)

文中分析的FPGA系統以數字電路為核心，由數字信號發生器、低通濾波器、加法器、偽隨機信號發生器、數字信號分析電路組成。并通過對系統方案的對比，以及電路、軟件的分析與設計，針對數據率誤差、偽隨機碼誤差、眼圖和眼幅度均進行了實測，檢測結果顯示誤差值均在允許范圍內。

曼徹斯特碼;數字鎖相環;同步信號;眼圖

1 系統方案

1.1 系統原理框圖與方案描述

系統由數字信號發生器、低通濾波器、加法器、偽隨機信號發生器和數字信號分析電路5部分組成，實現數字信號傳輸性能測試，同時由低通濾波器和偽隨機發生器模擬傳輸信道。V1和 V1－clock是數字信號發生器產生的數字信號和相應的時鐘信號;V2是經過濾波器濾波后的輸出信號;V3是偽隨機信號發生器產生的偽隨機信號;V2a是V2信號與經過電容C的V3信號之和，作為數字信號分析電路的輸入信號;V4和V4－syn是數字信號分析電路輸出的信號和提取的同步信號。

圖1 原理框圖

1.2 方案論證與比較

(1)信號發生電路。

方案1 采用數字芯片構建數字信號發生器，偽隨機信號發生器，采用FPGA實現數字信號分析。

方案2 采用純FPGA硬件電路方式。即分別用3塊FPGA硬件電路來實現數字信號發生器、偽隨機信號發生器。

方案2硬件電路簡單，利用了FPGA的強大性能，但容易降低傳輸性能指標。相比之下，方案1對該系統設計更加合理，且并未降低指標。應用純硬件電路進行信息處理和模塊控制，可有效提高設計效率和穩定性，故采用方案2。

(2)模擬電路。

方案1 采用電感與電容搭建無源濾波器。

方案2 采用運放NE5532搭建有源濾波器。

方案1電路簡易但精度低。相比之下，方案2達到了最大10%誤差精度，增益范圍較大。因此采用方案2。

2 電路分析與設計

2.1 低通濾波器的設計

雙二階巴特沃茲有源濾波器:由兩個積分器及一個單位增益反相放大器構成，運放采用NE5532。截止頻率為100 kHz時，電容為159 pF，R1為7 kΩ，Q為0.707;截止頻率為200 kHz時，電容為80 pF，R1為7 kΩ，Q為0.707;截止頻率為500 kHz時，電容為31 pF，R1為7 kΩ，Q為0.707。增益分為衰減與放大兩檔，采用電位器實現增益可調，由NE5532搭建同相加法器抬高電平至FPGA輸入信號范圍。

圖2 低通濾波器

2.2 數字序列信號的產生

序列的產生需要完成以下幾步操作:時鐘信號的產生，移位寄存器反饋異或。

(1)時鐘信號的產生。頻率從10～100 kHz，步幅為10 kHz變化。首先是分頻，以2 MHz晶振搭的振蕩電路為原頻率，采用分頻芯片cd4017進行100分頻得到20 kHz的脈沖，再通過T觸發器得到占空比為50%的10 kHz頻率。再將10 kHz的信號利用鎖相環進行倍頻，將鎖相環的反饋電路接入一分頻器，有如下關系:w0/N=w1，所以w0=N×w1，因此可實現對w1的倍頻。其中分頻器采用分頻芯片cd4017與模擬開關cd4051搭成可實現10分頻的分頻器。至此得到了10～100 kHz步幅為10 kHz的10種頻率的信號。

(2)由移位寄存器產生曼徹斯特序列。結合曼徹斯特編碼原理及序列定義，采用移位寄存器74ls194和74hc86異或門結合搭成的帶特定反饋的序列產生電路。

圖3 序列產生電路

2.3 眼圖顯示方法

眼圖指通過用示波器觀察接收端的基帶信號波形，從而估計和調整系統性能的一種方法。具體做法為:用一個模擬示波器跨接在抽樣判決器的輸入端，然后調整示波器水平掃描周期，使其與接收碼元的周期同步。此時可從示波器顯示的圖形上，觀察碼間干擾和信道噪聲等因素影響的情況，從而估計系統性能的優劣程度。在該設計中利用位同步時鐘信號或從曼徹斯特碼流中分離出的時鐘信號作為模擬示波器的外觸發輸入，而信號作為普通信號在x軸或者y軸輸入，利用模擬示波器的余輝效應可得到該信號的眼圖。

3 軟件分析與設計

3.1 同步信號提取流程設計

信號發送端采用的編碼是曼徹斯特編碼，故通信系統采用自同步方法進行時鐘和相位同步。該設計利用FPGA設計微分型數字鎖相環實現位同步信號的提取。

圖4 設計流程圖

3.2 FPGA硬件模塊設計

FPGA設計的數字鎖相環由微分鑒相模塊、雙向高頻時鐘源模塊、超前－滯后控制電路模塊和分頻器模塊構成。其中鑒相器的功能是比較接收碼元與分頻器輸出的本地時鐘信號的相位，若本地時鐘超前于接收碼元的相位，鑒相器向扣門電路輸出一個超前脈沖，若本地時鐘滯后于接收碼元的相頻窄脈沖，整個數字鎖相環路按上述方式，反復調整本地時鐘相位，以實現位同步。

4 測試方法與結果

偽隨機信號峰峰值范圍100 mV～4.6 V。

4.1 數據率誤差檢測

10 kbit·s－1數據率標準下，實測10.001 0 kbit·s－1，誤差 0.010%;30 kbit·s－1數據率標準下，實 測30.123 9 kbit·s－1，誤差 0.401%;70 kbit·s－1數據率標準下，實測 69.450 0 kbit·s－1，誤差 0.781% 。

4.2 偽隨機碼誤差檢測

檢測方法:示波器探頭直接跨接在數據率兩端。結果:10 Mbit·s－1數據率標準下，測得 9.99 Mbit·s－1，誤差達到0.1%。

4.3 眼圖和眼幅度測試

檢測方法:用示波器的同步輸入通道接收碼元的時鐘信號，用另一個通道接在接受濾波器的輸出端，因其與接受碼元同步，所以在熒光屏上可以看到顯示的眼圖。改變噪聲，觀察眼圖并且讀數可得到當前噪聲的眼幅度。碼間串擾和噪聲干擾越嚴重，眼皮越厚。

結果:輸入噪聲100 mV時，眼幅度3.6 V，眼皮厚度0.7 V;輸入噪聲250 mV時，眼幅度2.6 V，眼皮厚度1 V;輸入噪聲500 mV時，眼幅度2.3 V，眼皮厚度1.3 V;輸入噪聲1 000 mV時，眼幅度1.2 V，眼皮厚度2.4 V。

5 結束語

文中對FPGA系統進行了分析，并對系統原理框圖與此次論證的方案進行了描述。同時，還針對低通濾波器的設計方法、數字序列信號的產生以及眼圖顯示的方法均作出了分析。隨后對FPGA硬件模塊設計和同步信號提取流程進行了設計。最終對數據率誤差、偽隨機碼誤差、眼圖和眼幅度均進行了實測，檢測結果令人滿意。

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［6］謝方樂，張紅雨，文維.基于USB接口ID讀卡器的設計［J］.電子設計工程，2009(11):30 －32.

Analyzer of Transmission Performance for Digital Signals Based on FPGA

SUN Pan，YAO Jiayi，LIN Yuebin
(School of Information Science and Engineering，Shandong University，Jinan 250000，China)

The FPGA system analyzed in this paper has the digital circuit as its core.It is composed of the digital signal generator，low pass filter，adder，pseudo random signal generator and digital signal analysis circuit.The system scheme is compared and the circuit and software are analyzed and designed.To reduce the data rate error and pseudo random code error，eye and eye amplitude were measured.Test results show that error values are within the allowable range.

manchester code;digital phase-locked loop;synchronized clock signal;eye diagram

TN919.6+4

A

1007－7820(2012)08－032－03

2012-03-13

孫盼(1992—)，男，本科。研究方向:通信技術。