一種高速低功耗LVDS接收器電路的設計

孫金中，謝鳳英

(中國電子科技集團公司第38研究所集成電路設計中心，安徽合肥 230031)

一種高速低功耗LVDS接收器電路的設計

孫金中，謝鳳英

(中國電子科技集團公司第38研究所集成電路設計中心，安徽合肥 230031)

介紹了LVDS系統鏈路結構及數據傳輸原理，分析了LVDS標準對接收器電路的需求，文中基于65 nm數字CMOS工藝設計，實現了一種高速低功耗LVDS接收器電路。仿真結果表明，在2.5 V電源電壓工作下，該LVDS接收器具有2 Gbit·s－1的數據傳輸速率，平均功耗為3 mW。

低壓差分信號(LVDS);接收器;差分信號;高速

隨著高清多媒體處理器、高性能數字信號處理器和網絡終端技術的發展，數據傳輸速率的要求越來越高。集成電路工藝的快速發展使得芯片內部千兆比特每秒數據傳輸速率成為可能，然而芯片與芯片之間、不同系統終端之間的傳統接口電路，成為制約整個系統數據傳輸速率提高的障礙。

低電壓擺幅差分信號(Low Voltage Differential Signal，LVDS)接口，是20世紀90年代提出的一種高速數據傳輸和接口技術，由美國國家半導體公司率先提出，并于1996年通過為IEEE標準［1］。其核心是采用低電壓擺幅高速差分地傳輸數據，LVDS技術可以實現點對點或一點對多點的連接，具有低功耗、低誤碼率、低串擾和低輻射等特點。目前LVDS接口電路廣泛集成在高速ADC、DSP等芯片內部解決高速數據傳輸的接口問題［2－4］。

1 LVDS系統鏈路原理及接收器電路分析

LVDS傳輸系統原理如圖1所示，發送器將輸入的CMOS電平的數字信號轉換成差分LVDS信號進行通信傳輸，差分信號通過傳輸線到達接收器電路，接收器電路將差分LVDS信號轉換成CMOS信號供后續數字處理電路處理。在信號傳輸線的輸入和輸出端，考慮到高頻信號的反射需要阻抗匹配電阻。在LVDS系統中，信號差分驅動輸出，在接收端連接一個100 Ω的電路以匹配傳輸線上單端阻抗 50 Ω［5－6］。

圖1 LVDS傳輸系統原理圖

由于發送器和接收器系統間通常距離較遠，互連線電阻會引入共模電平變化;而且LVDS為全差分傳輸，噪聲通常以共模噪聲的形式耦合到傳輸線上，為提高噪聲容限，IEEE Std.1596.3－1996(LVDS)標準對接收器輸入共模電平的變化允許1 V。同時，為了消除輸入信號的不確定性，接收器的輸入要求有約25 mV的遲滯。因此接收器電路一般包括一個寬共模范圍的前置放大器和遲滯比較器［7－8］。根據模擬集成電路設計規則，接收器需要在各種PVT條件下滿足LVDS標準對接收電壓閾值VTH，IN、輸入差分遲滯電壓VHyst和輸入共模電平VCM，IN的規定如下

2 接收器電路設計

新型低功耗接收器電路原理如圖2所示。該接收器電路有Rail－rail前置放大器、遲滯比較器、差分轉單端比較器和邏輯控制及驅動電路組成。其中Railrail前置放大器的原理如圖3所示，該前置放大器由Rail－rail輸入差分對構成的折疊式運算放大器組成;Rail－rail輸入差分對保證了寬共模范圍的輸入，折疊式共源共柵輸出階電路保證了增益需求的同時具有較寬的輸入信號帶寬，滿足高速信號傳輸的要求;輸入差分對的微電流源以及負載電流源偏置由輸出共模電壓提供，既降低了功耗又簡化了偏置電路。遲滯比較器的原理如圖4所示，該遲滯比較器由偽差分輸入對和二極管負載以及負阻二極管構成。差分輸入遲滯電壓由二極管負載管M18和負阻二極管M20的尺寸決定。

差分轉單端比較器原理如圖5所示，該比較器由偽差分輸入對和電流鏡像負載構成，同時增加了反相器驅動。邏輯控制和輸出驅動電路原理如圖6所示，當輸出控制邏輯EN為高電平時，輸出驅動管均關斷，輸出節點為高阻輸出模式;當輸出控制邏輯EN為低電平時，輸出信號隨輸入信號的改變而變化。

3 接收器電路版圖設計及仿真

接收器電路采用65 nm CMOS 1P9M Logic工藝進行版圖設計，如圖7所示，版圖大小190 μm ×60 μm，從右到左依次為去耦合電容、ESD二極管、接收器電路等。接收器電路版圖主要考慮輸入差分對管的匹配、差分信號線的對稱走線以及屏蔽等。

圖7 接收器電路的版圖

接收器電路的仿真結果如圖8所示，圖中給出了輸入共模電平分別為0 V、1.2 V、2.4 V;差分脈沖電壓差80 mV;脈沖信號頻率1 GHz。可見，接收器電路在輸入共模范圍0 ～2.4 V內均可穩定工作在2 Gbit·s－1。接收器電路的具體技術指標概要如表1所示。

圖8 輸入輸出信號的眼圖仿真結果

表1 LVDS接收器性能概要

4 結束語

提出了一種符合IEEE Std 1596.3－1996標準的新型低功耗LVDS接收器電路。通過采用Rail－rail前置放大器實現了LVDS接收器電路的共模電平0～2.4 V的要求，通過自偏置折疊放大器、偽差分對等技術有效降低了電路功耗，在2.5 V電源電壓，數據傳輸速率為2 Gbit·s－1下平均功耗僅為3 mW。該LVDS接收器電路可廣泛應用于高速低功耗的芯片間數據傳輸系統。

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A High Speed Low Power LVDS Receiver Design

SUN Jinzhong，XIE Fengying
(IC Design Center，China Electronic Technology Group Corporation No.38 Research Institute，Hefei 230031，China)

LVDS system link structure and data transmission principle，LVDS standard receiver circuit，based on 65 nm digital CMOS process design to achieve a high-speed low-power LVDS receiver circuit.The simulation results show that the supply voltage of 2.5 V，the LVDS receiver with 2 Gbit·s－1data transfer rate，average power consumption is 3 mW.

low-voltage differential signaling;receiver;differential signal;high speed

TN432

A

1007－7820(2012)06－095－03

2012-05-10

孫金中(1983—)，男，博士研究生，工程師。研究方向:模擬集成電路設計。謝鳳英(1978—)，女，工程師。研究方向:模擬集成電路設計。