用于高速ADC的串行接口

摘要：在諸如核磁共振成像(MRI)、超聲波、CT掃描儀、數字X射線等醫療應用中，經常需要使用多通道的模數轉換器(ADC)來對大量數據采樣。用串行接口來獲取采樣數據可減少ADC與FPGA的引腳數并節省電路板空間。目前有串行LVDS和JESD204接口標準可供選擇。本文將就這兩種類型進行探討。

關鍵詞：ADC；CDF；串行LVDS；JESD204

對于高速數據轉換器的串行接口來說，目前有兩種選擇：第一種選擇是串行時鐘－數據－幀(CDF)接口，該接口整合了串行化LVOS(低壓差分信號)數據流以及差分時鐘和幀時鐘，其中差分時鐘用于準確地收集數據，幀時鐘用于建立數據采樣的邊沿。第二種選擇是采用JESD204標準，在該標準中，時鐘嵌入到Gbps級高速雙線串行數據流中。這兩種接口均有各自的優缺點。由于用來驅動高速JESD204接口的電流模式邏輯對(CML)需要較大的功率，所以串行LVDS是實現功率較低且有大量通道的便攜式設計的首選。但是在串行LVDS不適用的場合，IESD204接口就可以發揮作用。

串行LVDS的優勢

串行LVDS輸出格式減少了ADC和FPGA之間所需的數字I／O數量，節省了FPGA引腳、電路板面積和成本。此外，通過在數據轉換器上采用串行接口，數據轉換器所需的引腳數量也大大減少了，從而可實現尺寸小得多的封裝尺寸。這種優勢在有多通道的設計中得到了充分的顯現。采用串行LVDS接口還是采用并行接口則取決于應用能否承受較大的功耗，以及FPGA是否有能力處理高速數據流。LTC2195是一款16位、125Msps雙通道ADC，具串行LVDS輸出，每通道功耗僅為216mW。不過，與使用雙通道并行輸出版本LTC2185(參見圖1中的完整產品系列圖)相比，串行LVDS接口每通道多消耗31mw功率。這個16位高速ADC系列提供了卓越的76.8dB基帶SNR性能以及90dB SFDR，同時在使用1.8V電源時，功耗非常低。

就高速ADC而言，協調數據時鐘、幀時鐘和數據時，通常發送器和接收器均需要一個鎖相環(PLL)，以正確協調數據時鐘。在GHz速率時，這種協調非常困難，而且數據傳輸速率主要受到接收器的限制。所以，在高于1GHz時，一般不采用這種6線串行發送方法，從而限制了ADC的速率或說限制了ADC的分辨率。

就一個16位高速ADC而言，這就將采樣頻率限制到62.5Msps。為了實現更高的采樣頻率，每個ADC通道可以采用兩個或4個“線道”。使用雙“線道”時，串行數據速率減半，奇數位和偶數位分開，進入兩個串行數據流差分對。采用雙“線道”模式時，16位125Msps ADC將提供1Gbps的串行輸出數據速率。LTC2195串行LVDS系列多提供一種4“線道”模式，允許低得多的500Mbps數據傳輸速率，在該模式時，每通道使用4個差分對，總共有20條線，其中包括差分幀和時鐘對(參見圖2)。這允許與廉價低速的FPGA連接。為了正確理解所需的數字輸出線數量，再看一下采用并行LVDS輸出的情況，這時每通道將需要32條線。現在，市面上已經有具雙數據速率(DDR)LVDS輸出的ADC了，這類ADC每通道僅需要16條線。使用這種器件，輸出端的數據速率將是采樣頻率的兩倍。諸如LTC2185等雙通道16位ADC還提供可供選擇的DDR CMOS輸出，這將所需數據線的數量減少到每通道僅為8條。當考慮使用諸如16位125MspsLTC2165這類單通道高速ADC時，提供串行LVDS接口就不再有意義了，因為在所需數據線的數量上沒有差別。DDR CMOS采用8條并行輸出線，而雙“線道”串行LVDS(由于采樣率高于62.5Msps，所以需要)也采用8條線(4條線用于數據，4條線用于數據時鐘和幀時鐘)。此外，串行LVDS增大了設備的功耗，這是便攜式應用擔憂的一個問題。

就高通道密度醫療應用而言，凌力爾特現在提供8通道14位125MspsADC LTM9011－14，這款新的低功率器件采用緊湊型140引腳11.25mm×9mm BGA封裝，提供73.1dB的信噪比(SNR)性能以及高于-90dBc的通道隔離。為了實現最佳性能，也為了節省空間，該器件還靠近芯片集成了所有必要的旁路電容。

對于在ADC和邏輯器件之間布設高速數字線的挑戰，數字設計師也許太熟悉了。設計師必須極其小心地確

保在高速走線之間有足夠的間隔，以及確保數字信號不跨越模擬邊界。布局不佳會導致數字開關噪聲反饋回ADC的模擬輸入，從而引起系統總體性能下降。LTM9011系列提供了直通式引出腳配置，從而減少了布設數據I／O線所需占用的電路板面積，并簡化了布局、可最大限度地減少與數字反饋相關的問題(參見圖4)。

JESD204高速串行接口

8B／10B編碼最初是由IBM于1980年發明的，該編碼無需幀時鐘和數據時鐘，這使得在高于2GHz的串行數據速率時，能實現單條傳輸線對通信。8B／10B編碼的獨特特性允許將數據時鐘嵌入于數據本身之中，并通過初始幀同步，用COMMA(逗號)字符與幀一起保持。為了以標準化方式實現這種編碼的數據轉換器接口，JEDEC規范JESD204定義了所需的協議和電特性，這使得新一代更快、更準確的串行ADC得以實現，如凌力爾特公司具77.6dB SNR和100dB SFDR的16位、105MspsADC LTC2274。JESD204接口利用很多高性能FPGA上提供的SerDes端口，騰出了通用I／O用于其他功能。缺點是ADC上的電流模式邏輯驅動器的電流消耗比LVDS驅動器大得多。另外，還必須有足夠的SerDes端口可用，以容納所有ADC接口。

結論

選擇串行LVDS還是選擇JESD204接口標準，將取決于FPGA上SerDes端口的功耗要求和可用性。如果考慮到便攜性，那么串行LVDS最適合采樣率高達125Msps、分辨率高達16位的多通道ADC。