基于FPGA的DDS+DPLL跳頻信號源設計
2011-12-30 07:47:08楊紅李海隆行
現代電子技術 2011年15期
楊紅 李海 隆行
摘 要：針對跳頻通信系統有固有噪聲的特點，結合DDS+DPLL高分辨率、高頻率捷變速度的優點，并采用Altera公司的Quartus并騙10.1軟件進行設計綜合，提出了一種新型的跳頻信號源。結果表明,該設計中DPLL時鐘可達到120 MHz，性能較高,而僅使用了30個 LUT和18個觸發器，占用資源很少。
關鍵詞：數字鑒相器; 濾波器; 數控振蕩器; DPLL
中圖分類號：TN911-34 文獻標識碼：A 文章編號：1004-373X(2011)15-0101-04
