基于FPGA的高速數據采集系統的電路設計＊

王建秋

(濰坊職業學院,山東 濰坊 261031)

高速數據采集系統是現在電子信息同步實時處理系統方面的重要環節之一,在某些情況下,必須采用高速數據采集技術才能滿足信息處理的同步性與準確性。從現有的技術和產品來分析,低速、低分辨率的數據采集技術已相當成熟,實現起來比較容易,單片ADC即可滿足要求,而目前我國的高速數據采集技術水平相對于世界先進的水平來講比較落后,是我國信息通訊技術的一個頸瓶。本文主要側重基于FPGA技術的高速數據采集系統硬件方面的電路設計進行研究。

1 數據采集系統的實現原理

本文設計的高速、高精度數據采集系統的數據功能流程如圖1所示,它主要包括三大部分:第一部分是前端的數據采集與轉換,即自然信號的采集與轉換的過程。第二部分是FPGA芯片內的功能時序的控制模塊,是通過硬件描述語言來進行的硬件的設計。第三部分是數據的存儲部分與后續數據處理部分。

圖1 系統總體數據控制流程圖

整個系統在加電情況之下,通過FPGA芯片內的A/D控制模塊的cs和α0管腳的電位來同時驅動10個并聯的A/D采集芯片群進行數據的采集與轉換。A/D芯片集在經歷一定的時間進行數據采集與轉換,轉換完后通過其busy上的高電位來通知FPGA內的A/D控制模塊,FPGA芯片內的A/D控制模塊的rc端就會產生一個上升沿的脈沖,使A/D控制模塊處在高阻態,并且產生一個脈沖啟動A/D多路選擇芯片進行A/D芯片群的讀管腳的選取,然后在一定的時間內通過采用循環的方式把十個A/D芯片群上轉換后的數據依次存儲在兩個緩沖存儲器中,存儲完畢后,產生一個脈沖使A/D再進行數據采集與轉換,如此循環完成數據的采集與轉換,即這是本數據采集系統的前一部分功能的工作數據流程的介紹。后一部分的功能數據流程相對來說比較簡單,它主要通過SDRAM兵乓控制模塊內的讀、寫計數模塊來確定這一時刻RAM-b與RAM-a緩沖存儲器的哪一個是讀操作,哪一個是寫操作,下一時刻則進行相反的操作,即通過對兩個SDRAM的交叉時序法的控制,來達到對兩個SDRAM“同時”進行數據的存儲,進而提高了原有單個的SADRAM數據存儲速率,經理論上的分析其系統的存儲速率達到單個的SADRAM數據存儲器存儲速率的二倍。這就是FPGA內“空間換速率”的原則。

2 FPGA芯片組成與選擇

FPGA是在 PAL、GAL、EPLD等可編程器件的基礎上進一步發展的產物。它是專用集成電路(ASIC)領域中的一種半定制電路,既解決了定制電路的不足,又克服了原有可編程器件門電路數有限的缺點。FPGA主要有三大部分組成的:I/O模塊、邏輯功能模塊與用來連接邏輯模塊之間,邏輯模塊與I/O模塊之間的連線。邏輯功能模塊是有查找表(LU T,Look Up Table)和寄存器(Register)組成的。

FPGA的特點主要有:采用FPGA設計ASIC電路,用戶不需要投片生產,就能得到合用的芯片。FPGA可做其它全定制或半定制ASIC電路的中試樣片。FPGA內部有豐富的觸發器和I/O引腳。FPGA是ASIC電路中設計周期最短、開發費用最低、風險最小的器件之一。FPGA采用高速CHMOS工藝,功耗低,可以與CMOS、TTL電平兼容。

CycloneⅡ系列是FPGA定位與低成本的可編程器件,由A ltera的第一代Cyclone系類發展而來。CycloneⅡ通過使用新型的架構、縮小裸片尺寸,在保證成本優勢的前提下提供了更高的集成度與性能。CycloneⅡ器件的密度范圍從4608 LE和119808 bit RAM,到68416LE和1152000bitRAM。CycloneⅡ器件中還含有從13-150個18×18嵌入式乘法器。設計選用AL TERA公司的CycloneⅡ系列 FPGA EP2C8Q208C7來實現,這個系列內的PLL提供了時鐘合成功能,允許內部工作時鐘與輸入時鐘頻率不同,從而保證了輸入時鐘和FPGA時鐘以及SDRAM時鐘之間的零延遲;EP2C8Q208C7具有8256個Les,36個RAM blocks,165888 RAM bits,18個內嵌的乘法器,2個PLL,最大可使用182個I/O口,多種程序配置方式等優點。

高速緩存是高速數據采集系統的一個關鍵環節。EP2C8Q 208C7的最高頻率達到250M Hz,165888bit的內部RAM具有獨立的輸入、輸出接口和讀、寫時鐘信號,可以實現同步讀寫操作。內部RAM提供三種狀態指示:Emp ty、Half Full、Full,分別代表當前數據存儲的深度。可根據系統的需求對存儲進行設定。

3 前端調理部分硬件電路

3.1 緩沖放大電路

被測電壓信號進入到系統后,首先經過電壓跟隨器進行阻抗變換,然后經過電阻網絡進行信號調理,將外部輸入的電壓信號轉換成與系統相匹配的電壓信號。AD8062是AD公司的低成本運算放大模塊,其功能框圖如圖2所示。

AD8062的設計原理圖如圖3所示。AD8062工作電壓范圍:2.7V-8V,一般情況下,±OU T取5V。AD8062具有0.01%的增益誤差,0.04的相位誤差,在增益為1的情況下,可達300M HZ,3dB的帶寬。功耗較低,每個運放的正常工作電流為6.5m A。

同相比例運放的傳輸函數:

其中,Rf是反饋電阻,Ri是負相端的輸入電阻。設計時,將 Rf和Ri去掉,形成電壓跟隨形式。

3.2 差分輸入電路

由于采用高速A/D采樣電路,為保證足夠的信號帶寬,要將單端的輸入信號變成差分信號提供給ADC,以減少偶次諧波產生,保證ADC的精度。考慮到上述因素,在前端部分采用了AD公司的AD8138作為緩沖放大器,雙端差分輸出。AD8138的功能框圖如圖4所示。

AD8138的原理圖如圖5。±IN是一對輸入信號,±OU T是差分輸出信號。工作電源±5。VOCM是電壓偏置引腳,應用這個引腳使±OU T輸出電壓值比例為1:1。

4 數據存貯部分

實際數字電路中用到的存儲器有RAM(Random Aeeess M emory),SRAM(Statie RAM),ROM (Read-only M emory),FIFO(First In First out),SDRAM(Synehronous Dynamic RAM)等。他們的存儲特點不同,各自有不同的用途:RAM和SRAM是隨機存儲,存儲容量小,掉電后數據丟失,按照地址線訪問各單元數據;ROM和EEPROM是固化的掉電數據保護的存儲器,存儲容量小,一般用于DSP或專用芯片的程序固化和上電寄存器配置,讀取數據一般為IC總線形式;FIFO是先進先出堆棧存儲,沒有地址線,有半滿、滿、半空、空等標志信號,操作簡單,但是容量很小。異步RAM還可以用作不同數據流的緩沖器,讀和寫時鐘可以不同,可用作“快進慢出”或者“慢進快出”;SDRAM和DDRSDRAM是大容量的動態隨機存儲器,可達到512M bits,IGbits或者更高,讀寫速度高,支持突發式讀寫,但是控制復雜,需要定時刷新,Precharge激活和關閉操作行。

設計中用到的SDRAM是Cyp ress公司的CY7C1362V 25。它是512Kx18同步的數據流高速緩存。所有的同步輸入在時鐘的上升延被保存到輸入寄存器,所得輸出數據也在時鐘的上升延同步地從輸出寄存器向外輸出。最大時鐘上升訪問延時為3Ins,既支持奔騰處理器的交叉存儲脈沖序列也支持個人臺式機的線性脈沖序列,脈沖可以通過模式管腳進行選擇。對于CY7C1362V 25的訪問或者用處理器地址觸發或者控制器地址觸發。圖6為CY7C1362V 25的邏輯圖。

5 時鐘電路部分

本設計的時鐘電路其電路構造如7所示。它是通過外部的晶振與電容等構成的穩定的時鐘脈沖作為主時鐘脈沖,然后通過FPGA芯片的PLL來提供各種不同的時鐘頻率來達到時序控制功能。外部的主時鐘脈沖通過晶振可以構成穩定的25M HZ的脈沖。

[1]龔蘭芳.基于SIP技術的高速數據采集模塊的研制[D].武漢:武漢理工大學,2004.

[2]鄧亞民,董曉舟.可編程邏輯器件開發軟件Quartus∏[M].北京:國防工業出版社,2006.

[3]黎新.多通道靜態數據采集系統的設計與實現[D].成都:電子科技大學,2004.