頻率合成器中延時(shí)線鎖頻環(huán)的實(shí)現(xiàn)與應(yīng)用

夏瑩周勃

(1.常州信息職業(yè)技術(shù)學(xué)院江蘇常州2131642.上海航天電子技術(shù)研究所上海201109)

頻率合成器中延時(shí)線鎖頻環(huán)的實(shí)現(xiàn)與應(yīng)用

夏瑩1周勃2

(1.常州信息職業(yè)技術(shù)學(xué)院江蘇常州2131642.上海航天電子技術(shù)研究所上海201109)

詳細(xì)論述了延時(shí)線鎖頻環(huán)在頻率合成器中的功能和應(yīng)用，對(duì)鎖相鎖頻環(huán)的傳遞函數(shù)和相位噪聲單邊帶功率譜密度進(jìn)行分析，并給出仿真設(shè)計(jì)。仿真結(jié)果表明，將延時(shí)線鎖頻環(huán)用于頻率合成器中，能明顯改善中遠(yuǎn)端的相位噪聲。

頻率合成器;延時(shí)線鎖頻環(huán);相位噪聲

0 引言

頻率源的好壞直接影響微波系統(tǒng)的性能，是決定電子系統(tǒng)功能的關(guān)鍵設(shè)備。在頻率合成器中，可根據(jù)環(huán)路的相位噪聲數(shù)學(xué)模型來(lái)計(jì)算基底噪聲，并參考?jí)嚎卣袷幤?VCO)性能，獲得最佳相位噪聲。VCO的良好噪聲特性將有利于改善頻率合成器中遠(yuǎn)端的相位噪聲。當(dāng)VCO的性能確定后，可以將鎖頻環(huán)(FLL)與鎖相環(huán)(PLL)結(jié)合使用構(gòu)成鎖相鎖頻環(huán)，實(shí)現(xiàn)對(duì)VCO相位噪聲的優(yōu)化。目前關(guān)于FLL改善PLL性能方面的研究大多只是從鎖頻環(huán)角度進(jìn)行分析，得出FLL能改善VCO相位噪聲的結(jié)論。本文將鎖相環(huán)與鎖頻環(huán)結(jié)合，得出環(huán)路傳遞函數(shù)和相位噪聲單邊帶功率譜密度，并給出了電路仿真，仿真結(jié)果表明，鎖頻環(huán)能明顯改善頻率合成器的中遠(yuǎn)端相位噪聲。

1 鎖相鎖頻環(huán)原理

由鎖相環(huán)理論可知，PLL輸出的相位噪聲特性與參考輸入和環(huán)路的相位噪聲有密切的關(guān)系。圖1所示為PLL相位模型，Φi(s)為環(huán)路輸入?yún)⒖荚吹南辔唬祇(s)為環(huán)路輸出相位，ΦPD(s)為鑒相器噪聲，ΦVCO(s)為壓控振蕩器(VCO)的相位噪聲，Kd為鑒相器的鑒相靈敏度，H1(s)為環(huán)路濾波器傳輸函數(shù)，KV/s為VCO的積分特性［1］。

圖1 PLL相位模型

圖1的環(huán)路傳遞函數(shù)為

根據(jù)鎖相環(huán)路傳遞函數(shù)的低通特性，有

ω1為PLL環(huán)路帶寬。從上式可以看出，鎖相環(huán)對(duì)于輸入?yún)⒖荚春丸b相器相當(dāng)于“低通”濾波器，對(duì)于VCO相當(dāng)于“高通”濾波器。如圖2所示為PLL在鎖定情況下的漸近相位噪聲特性曲線［2］。

圖2 PLL的漸近相位噪聲曲線

當(dāng)VCO的性能確定后，必須對(duì)VCO相位噪聲進(jìn)行優(yōu)化，降低系統(tǒng)的相位噪聲。可以將鎖頻環(huán)與鎖相環(huán)結(jié)合使用構(gòu)成鎖相鎖頻環(huán)，實(shí)現(xiàn)對(duì)VCO相位噪聲的優(yōu)化。

鎖頻環(huán)主要由延遲線、移相器、混頻式鑒相器和環(huán)路濾波器(LPF)組成，是一種高靈敏、低相噪的寬帶鑒頻器，如圖3所示為鎖相鎖頻環(huán)框圖［3］。圖3中，fi為輸入?yún)⒖碱l率，fout為環(huán)路輸出頻率，τd為延時(shí)線的延時(shí)時(shí)間。

當(dāng)使用這種環(huán)路時(shí)，整個(gè)環(huán)路的帶寬將降低到與環(huán)路噪聲底部和更干凈的VCO噪聲新的交叉頻率處。FLL帶寬確定低于FLL帶寬頻率偏離的噪聲底部。為了得到更低的噪聲底部，可以進(jìn)一步展寬帶寬。但由于相位和增益余量問(wèn)題，鎖頻環(huán)路帶寬也不能太寬，因?yàn)榭赡軙?huì)產(chǎn)生超出帶寬點(diǎn)的相位噪聲峰化。1 MHz左右的FLL帶寬可以提供合適的噪聲底部，并能避免超出帶寬頻率的噪聲峰化［2］。

圖3 鎖相鎖頻環(huán)框圖

延時(shí)線作為頻率—相位變換器，使FLL實(shí)際成為一種鑒相器。為保證混頻式鑒相器具有單調(diào)特性和寬頻帶工作，移相器必須提供這樣的相移，保證混頻器的兩個(gè)輸入相位差接近90°［4］。設(shè)φ為額定相移，得

VCO瞬時(shí)頻率的變化將引起相位起伏，有

混頻器的輸出電壓ΔV與源的頻率偏差Δf，及相位檢測(cè)器的常數(shù)Kφ成比例，且和fmτd之間具有周期性，即sin(x)/x的關(guān)系，fm為鑒相頻率。當(dāng)f?1/2 πτd時(shí)，sin(πfτd)/(πfτd)≈1，可得

此時(shí)，混頻式鑒相器可視為線性工作，ΔV將正比于Δφ。由式(6)可得FLL的數(shù)學(xué)模型，如圖4所示［3］。

圖4 FLL的數(shù)學(xué)模型

研究FLL輸出的相位噪聲，必須考慮VCO的相位噪聲。設(shè)VCO的調(diào)諧靈敏度為KV，LPF為低通濾波器，傳遞函數(shù)為H2(s)，可以得到FLL線性相位模型，如圖5所示，其中Φm(s)為鑒相器噪聲。

圖5 FLL相位模型

因此，圖3對(duì)應(yīng)的鎖相鎖頻環(huán)相位模型如圖6所示。

圖6 鎖相鎖頻環(huán)相位模型

由圖(6)可得環(huán)路的傳遞函數(shù)為

設(shè)ω2為FLL的環(huán)路帶寬，由前述，F(xiàn)LL帶寬為1 MHz左右較合適，遠(yuǎn)大于ω1，則式(7)對(duì)應(yīng)的相位噪聲單邊帶功率譜密度可近似為

從式(8)可以看出，環(huán)路輸出的近端噪聲依然主要由輸入?yún)⒖荚春丸b相器相位噪聲決定，遠(yuǎn)端取決于VCO的相位噪聲，F(xiàn)LL環(huán)路主要改善了頻率合成器的中遠(yuǎn)端相位噪聲，Kφ和τd越大，鎖頻環(huán)的效果越好。

2 仿真設(shè)計(jì)

使用Agilent公司的Advanced Design System (ADS)進(jìn)行仿真設(shè)計(jì)。頻率合成器輸出頻率為1 GHz，環(huán)路分頻比為100，VCO的相位噪聲由ADS的相位噪聲模塊產(chǎn)生，參考頻率為10 MHz，參考源的相位噪聲特性如表1所示。

表1 參考源相位噪聲特性

如前所述，F(xiàn)LL混頻器的兩個(gè)輸入相位差應(yīng)接近90°，為了不失一般性，同時(shí)為了驗(yàn)證τd越大鎖頻環(huán)的效果越好，將τd分別設(shè)定為10.2 ns和75.1 ns。調(diào)整移相器的相移，使混頻器的兩個(gè)輸入信號(hào)正交，此時(shí)移相器相移分別為18°和54°，F(xiàn)LL環(huán)路濾波器帶寬為1 MHz，鎖相鎖頻環(huán)路仿真原理圖如圖7。

圖7 鎖相鎖頻環(huán)路仿真原理圖

圖8所示為PLL與不同τd時(shí)鎖相鎖頻環(huán)輸出相位噪聲。從圖8中可以看出，同PLL相比，鎖相鎖頻環(huán)的中遠(yuǎn)端輸出相位噪聲得到改善;τd越大，相位噪聲改善越明顯，τd為75.1 ns時(shí)，相位噪聲改善約19 dB。

圖8 PLL與不同τd鎖相鎖頻環(huán)閉合環(huán)路輸出相位噪聲

通過(guò)理論分析和仿真設(shè)計(jì)，延時(shí)線鎖頻環(huán)用于單環(huán)頻率合成器中，可以明顯改善頻率合成器的中遠(yuǎn)端相位噪聲，并且延時(shí)時(shí)間越長(zhǎng)，效果越好。

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Realization and Application of Delay Line Frequencylocked Loop in the Frequency Synthesizer

XIA Ying1ZHOU Bo2
(1.Changzhou College of Information Technology，Changzhou 213164 2.Shanghai Aerospace Electronic Technology Institute，Shanghai 201109，China)

The paper discusses the function and application of delay line frequency-locked loop in the frequency synthesizer in detail; analyzes the transfer function and the phase noise single sideband power spectral density of the loop in depth;and gives the simulation.The simulation results show that by using the delay line frequency-locked loop，it can improve the middle and far end phase noise in the single loop frequency synthesizer.

frequency synthesizer;delay line frequency-locked loop;phase noise

TN 74

A

1672-2434(2011)02-0017-03

2010-11-05

夏瑩(1981-)，女，講師，從事研究方向:電子技術(shù)