雷達(dá)信標(biāo)源中頻處理模塊的設(shè)計(jì)與實(shí)現(xiàn)

薛 明,焦光龍,陳小雷

(空軍工程大學(xué)導(dǎo)彈學(xué)院,陜西三原713800)

0 引言

現(xiàn)代雷達(dá)系統(tǒng)的日益復(fù)雜,使得在設(shè)計(jì)和調(diào)試?yán)走_(dá)系統(tǒng)的過(guò)程中,不可避免地需要雷達(dá)的回波信號(hào)。當(dāng)前雷達(dá)信號(hào)模擬技術(shù)逐步發(fā)展成熟,成為雷達(dá)技術(shù)的一個(gè)重要分支,雷達(dá)信號(hào)模擬器的研制更成為國(guó)內(nèi)外研究領(lǐng)域的熱門方向[1,2]。雷達(dá)信標(biāo)源是基于數(shù)字射頻存儲(chǔ)器(DRFM)的全硬件回波信號(hào)模擬系統(tǒng),是隨著DRFM技術(shù)的發(fā)展成熟而不斷發(fā)展起來(lái)的。DRFM技術(shù)能夠?qū)⒔邮盏降睦走_(dá)射頻信號(hào)相位(頻率)實(shí)時(shí)存儲(chǔ)起來(lái),經(jīng)過(guò)一段時(shí)間延遲與變換后,再向雷達(dá)發(fā)射回去,且能保證信號(hào)良好的相參性[3]。因此雷達(dá)信標(biāo)源能通過(guò)建立雷達(dá)系統(tǒng)模型,靈活地產(chǎn)生蘊(yùn)含多種雷達(dá)目標(biāo)信息的回波信號(hào),滿足雷達(dá)系統(tǒng)設(shè)計(jì)、開發(fā)和測(cè)試的需要。

中頻信號(hào)處理模塊是雷達(dá)信標(biāo)源設(shè)計(jì)的核心,而中頻部分處理主要是對(duì)信號(hào)距離時(shí)延特性和速度多普勒特性的模擬。這里在對(duì)雷達(dá)信標(biāo)源介紹的基礎(chǔ)上,提出了中頻信號(hào)處理模塊的總體方案,并采用FPGA器件對(duì)距離時(shí)延和多普勒移頻模塊進(jìn)行了設(shè)計(jì)實(shí)現(xiàn),最后進(jìn)行了仿真測(cè)試及結(jié)果分析。

1 雷達(dá)信標(biāo)源

雷達(dá)信標(biāo)源是以DRFM為核心部件的,基于DRFM的相參雷達(dá)信標(biāo)源主要由接收變頻器、頻率合成器、多普勒頻率調(diào)制器和發(fā)射變頻器等設(shè)備組成。相參信標(biāo)主要完成以下功能:①接收經(jīng)過(guò)空間傳輸?shù)挠衫走_(dá)送出的脈沖連續(xù)波信號(hào),并對(duì)接收到的信號(hào)進(jìn)行轉(zhuǎn)發(fā)放大;②在對(duì)接收到的信號(hào)進(jìn)行轉(zhuǎn)發(fā)放大時(shí),根據(jù)要求加入多普勒頻率。雷達(dá)信標(biāo)源的結(jié)構(gòu)框圖如圖1所示,主要由收發(fā)單元、本振頻率源、上下變頻組件、數(shù)字射頻存儲(chǔ)器和電調(diào)衰減器等控制單元組成。在上下變頻組件部分,對(duì)天線接收的高頻信號(hào)進(jìn)行限幅、衰減,與數(shù)控本振進(jìn)行混頻,下變頻到中頻;中頻處理結(jié)束后,再上變頻到高頻并經(jīng)由天線發(fā)射出去。中頻處理部分,對(duì)中頻模擬信號(hào)進(jìn)行A/D采樣,存儲(chǔ)在存儲(chǔ)器中,進(jìn)行距離延時(shí)控制,讀出存儲(chǔ)的數(shù)據(jù),緊接著對(duì)讀出的數(shù)字信號(hào)進(jìn)行多普勒移頻調(diào)制,實(shí)現(xiàn)速度特性的模擬,然后濾波放大后輸出。

圖1 雷達(dá)信標(biāo)源結(jié)構(gòu)

2 中頻處理模塊的總體方案

中頻信號(hào)處理模塊用于對(duì)下變頻后的中頻信號(hào)進(jìn)行相關(guān)處理,其核心模塊主要有距離時(shí)延模塊和多普勒移頻調(diào)制模塊。中頻信號(hào)的處理主要是由可編程邏輯器件FPGA進(jìn)行設(shè)計(jì)實(shí)現(xiàn)的,中頻信號(hào)處理模塊設(shè)計(jì)實(shí)現(xiàn)的總體方案如圖 2所示。所用FPGA器件是Cyclone II系列的EP2C70F62C67。

圖2 中頻信號(hào)處理模塊總體方案

距離時(shí)延模塊采用FPGA內(nèi)部集成的雙口RAM模塊進(jìn)行實(shí)現(xiàn),該方法既充分利用了FPGA的靈活方便、可編程性強(qiáng)的特點(diǎn),同時(shí)也利用了RAM模塊的功能實(shí)現(xiàn)方便、讀寫控制簡(jiǎn)單等優(yōu)點(diǎn)。

多普勒頻移模塊設(shè)計(jì)采用了數(shù)字正交調(diào)制的單邊帶調(diào)制技術(shù)[4,5],調(diào)制信號(hào)采用DDS技術(shù)[6]實(shí)現(xiàn),且此DDS模塊以及單邊帶調(diào)制模塊均由FPGA器件來(lái)實(shí)現(xiàn)。在這里多普勒移頻模塊是利用基于DSP Builder工具進(jìn)行開發(fā)設(shè)計(jì)的。

3 距離時(shí)延設(shè)計(jì)

采用FPGA的Quartus II 7.2開發(fā)軟件的原理圖法對(duì)距離時(shí)延模塊進(jìn)行設(shè)計(jì)。采用雙口RAM進(jìn)行時(shí)延模塊的設(shè)計(jì)時(shí),模塊上電后就立即觸發(fā)寫使能信號(hào)進(jìn)行信號(hào)的寫入存儲(chǔ),當(dāng)讀使能端的計(jì)數(shù)器計(jì)到所需延遲的值時(shí),就會(huì)觸發(fā)讀使能信號(hào)為高電平,進(jìn)行存儲(chǔ)信息的讀取。RAM的讀使能信號(hào)的控制原理為將需要延時(shí)的數(shù)值存入寄存器74273b中,設(shè)定的延時(shí)值與計(jì)數(shù)器的值在比較器中進(jìn)行比較,當(dāng)計(jì)數(shù)值大于等于延時(shí)值時(shí),輸出高電平到讀使能端,進(jìn)行存儲(chǔ)數(shù)據(jù)的讀取。

因此通過(guò)向FPGA中的延遲寄存器寫入相應(yīng)的延時(shí)量,就可以產(chǎn)生不同的延遲時(shí)間,滿足了對(duì)不同目標(biāo)距離的模擬。同時(shí)可以通過(guò)編程的方式來(lái)實(shí)時(shí)改變延時(shí)寄存器中的值,模擬出目標(biāo)不同的距離變化,這樣就大大提高了延時(shí)控制的靈活性。時(shí)延模塊的硬件頂層設(shè)計(jì)電路實(shí)現(xiàn)如圖3所示。

圖3 時(shí)延模塊頂層設(shè)計(jì)電路實(shí)現(xiàn)

考慮到在設(shè)計(jì)實(shí)現(xiàn)與實(shí)際雷達(dá)信號(hào)進(jìn)行對(duì)接測(cè)試是既不方便且不現(xiàn)實(shí)的,因此在仿真測(cè)試時(shí),都采用了基于ROM模塊寫入的載波數(shù)據(jù)波形進(jìn)行仿真測(cè)試。下面對(duì)設(shè)計(jì)的時(shí)延模塊進(jìn)行仿真設(shè)計(jì),輸入波形數(shù)據(jù)為ROM寫入的單周期為64個(gè)點(diǎn)的12 bit正弦連續(xù)波信號(hào),仿真時(shí)間設(shè)為500 μ s,時(shí)鐘周期為10 ns,寫使能信號(hào)置為高電平,延時(shí)100個(gè)時(shí)鐘周期,可得其時(shí)序仿真波形如圖4所示。

圖4 時(shí)延模塊的仿真波形圖

4 多普勒移頻設(shè)計(jì)

DSP Builder是一個(gè)面向DSP開發(fā)的系統(tǒng)級(jí)(或算法級(jí))設(shè)計(jì)工具,它架構(gòu)在多個(gè)軟件工具之上,并把系統(tǒng)級(jí)(算法仿真建模)和RTL(硬件實(shí)現(xiàn))2個(gè)涉及領(lǐng)域的設(shè)計(jì)工具連接起來(lái),都放在MATLAB/Simulink圖形設(shè)計(jì)平臺(tái)上,而將QuartusⅡ作為底層設(shè)計(jì)工具置于后臺(tái),提供了 QuartusⅡ軟件和MATLAB/Simulink工具之間的接口,最大程度地發(fā)揮了各種工具的優(yōu)勢(shì)[7]。

多普勒移頻調(diào)制模塊就是基于DSP Builder進(jìn)行設(shè)計(jì)開發(fā)的,調(diào)制信號(hào)采用了DDS技術(shù)來(lái)產(chǎn)生,并通過(guò)對(duì)DDS調(diào)制信號(hào)模塊頻率控制字的改變來(lái)進(jìn)行多普勒頻移的變化,在這里測(cè)試信號(hào)也是通過(guò)DDS產(chǎn)生。DDS模塊如圖5所示,移頻調(diào)制模塊實(shí)現(xiàn)的DSP Builder模型如圖6所示,其中output輸出的是經(jīng)多普勒移頻調(diào)制后的信號(hào),output1輸出的是測(cè)試載波信號(hào),用于與調(diào)制后的信號(hào)進(jìn)行對(duì)比。

圖5 DDS模塊的DSP Builder模型

圖6 移頻調(diào)制模塊的DSP Builder模型

將綜合后生成的網(wǎng)表文件通過(guò)USB-Blaster下載電纜,以JTAG模式的方式下載到FPGA器件中,從而完成了器件的配置,然后進(jìn)行硬件在回路仿真(hardware-in-the-loop,HIL)。HIL仿真在開發(fā)周期早期就將硬件與軟件合并起來(lái)進(jìn)行測(cè)試,這樣可以及早地發(fā)現(xiàn)問(wèn)題,從而降低了成本[8]。這里系統(tǒng)時(shí)鐘為10 ns,Simulink仿真采樣時(shí)間為1 μ s,中頻測(cè)試信號(hào)的頻率為100 kHz,調(diào)制信號(hào)頻率為50 kHz,相應(yīng)的頻率控制字分別為2147484、4294968,仿真結(jié)束時(shí)間為0.2 ms。運(yùn)用DSP Builder中的HIL模塊,測(cè)試結(jié)果在MATLAB/Simulink的示波器中觀察波形如圖7所示,結(jié)果達(dá)到了設(shè)計(jì)要求。

圖7 移頻調(diào)制模塊HIL仿真波形

5 結(jié)束語(yǔ)

采用FPGA器件設(shè)計(jì)實(shí)現(xiàn)了雷達(dá)信標(biāo)源的中頻信號(hào)處理模塊,并進(jìn)行了仿真測(cè)試與分析,結(jié)果表明了設(shè)計(jì)實(shí)現(xiàn)的中頻信號(hào)處理模塊功能良好,達(dá)到了預(yù)期的設(shè)計(jì)要求,可以滿足實(shí)際中的應(yīng)用需求。此外,要想使雷達(dá)信標(biāo)源獲得更廣泛的應(yīng)用,中頻信號(hào)處理模塊一方面還需在模擬目標(biāo)信號(hào)類型的多樣性、目標(biāo)運(yùn)動(dòng)特性變化以及功能拓展應(yīng)用上進(jìn)行更深層次的研究與探索,另一方面還有待于高性能指標(biāo)的DRFM器件的不斷發(fā)展與應(yīng)用實(shí)現(xiàn),其中提高器件瞬時(shí)帶寬和量化精度是DRFM技術(shù)發(fā)展的2個(gè)重要方向。

[1]候建剛,王 越.一種基于TMS320C6416的實(shí)時(shí)雷達(dá)信號(hào)模擬器設(shè)計(jì)[J].火控雷達(dá)技術(shù),2004(6):63-66.

[2]高梅國(guó).雷達(dá)模擬器信號(hào)處理器[J].北京理工大學(xué)學(xué)報(bào),1999(5):608-611.

[3]羅 進(jìn).基于DRFM的欺騙干擾與雷達(dá)目標(biāo)模擬實(shí)現(xiàn)[J].電子工程師,2007(4):1-2,6.

[4]嚴(yán)家明,李 瑾,胡楚鋒.基于正交混頻的數(shù)字下變頻技術(shù)研究[J].計(jì)算機(jī)測(cè)量與控制,2009,17(1):200-202.

[5]崔麗珍,杜普選.基于正交性移頻信號(hào)技術(shù)方案的研究[J].微計(jì)算機(jī)信息,2008,24(7):234-235.

[6]張 濤,陳 亮.現(xiàn)代 DDS的研究進(jìn)展與概述[J].電子科技,2008(3):73-77.

[7]盧 毅,賴 杰.基于Altera FPGA/CPLD的電子系統(tǒng)設(shè)計(jì)及工程實(shí)踐[M].北京:人民郵電出版社,2009.

[8]潘 松,黃繼業(yè),王國(guó)棟.現(xiàn)代DSP技術(shù)[M].西安:西安電子科技大學(xué)出版社,2003.