信號上升或下降時間對高速電路信號完整性影響的研究

摘要：為了研究信號上升或下降時間對信號完整性的影響，從理論上分析論證了信號上升或下降時間是造成反射，串擾，同步開關噪聲及電磁干擾等信號完整性問題的根本原因。利用Cadence公司的SigXplorer仿真軟件建立相應的拓撲電路，通過對IBIS模型信號上升時間參數進行修改，分別在不同信號上升時間和信號頻率下進行仿真。通過對仿真結果的對比分析，驗證了理論分析的正確性。提出了信號上升或下降時間是造成信號完整性問題的根本原因的觀點，糾正了從信號頻率上分析信號完整性問題的誤區。

關鍵詞：高速電路；信號完整性；信號上升時間；IBIS；sigxpIorer

中圖分類號：TN11—34 文獻標識碼：A 文章編號：1004—373X(2011)06—0069—05